| 主权项 |
1.一种多层侦测器,其包括:第一共同模式移除电路,其接收包括第一信号与第二信号之第一差分多层信号,及输出包括第三信号与第四信号之第二差分多层信号,其中该第二差分多层信号通过移除该第一差分多层信号之一共同模式而产生;第一比较器,其接收该第二差分多层信号与包括第一参考信号及其电压低于该第一参考信号之电压値之第二参考信号的差分参考信号,以及根据该第三信号之电压与第一参考信号之电压之比较结果与该第四信号之电压与第二参考信号之电压之比较结果输出二逻辑値中之一个;第二比较器,其接收第二差分多层信号与差分参考信号,以及根据该第四信号之电压与第一参考信号之电压之比较结果与该第三信号之电压与第二参考信号之电压之比较结果输出二逻辑値中之一个;及输出多层侦测结果之运算单元,其中该多层侦测结果系第一比较器与第二比较器之输出之逻辑操作之结果。2.如申请专利范围第1项所述之多层侦测器,其中第一共同模式移除电路包括:通过其一闸极接收第一信号且通过其一汲极输出第四信号之第一电晶体;通过其一闸极接收第二信号且通过其一汲极输出第三信号之第二电晶体;连接至第一电晶体与第二电晶体之源极的一电流源;连接于第一电晶体之汲极与一电压源之间之第一负载;及连接于第二电晶体之汲极与该电压源之间之第二负载。3.如申请专利范围第1项所述之多层侦测器,其中第一共同模式移除电路包括:通过其一闸极接收第一信号且通过其一汲极输出第四信号之第一电晶体;通过其一闸极接收第二信号且通过其一汲极输出第三信号之第二电晶体;连接至第一电晶体之一源极之第一电流源;连接至第二电晶体之一源极之第二电流源;连接于第一电晶体之汲极与一电压源之间之第一负载;连接于第二电晶体之汲极与该电压源之间之第二负载;及连接于第一电晶体与第二电晶体之源极之间之第三负载。4.如申请专利范围第1项所述之多层侦测器,其中第一共同模式移除电路包括:通过其一闸极接收第一信号且通过其一汲极输出第四信号之第一电晶体;通过其一闸极接收第二信号且通过其一汲极输出第三信号之第二电晶体;连接至第一电晶体之源极之第一电流源;连接至第二电晶体之源极之第二电流源;连接于第一电晶体之汲极与电压源之间之第三电晶体;连接至第二电晶体之汲极与电压源之间之第四电晶体,其中之闸极连接至第三电晶体之一闸极;连接于第一电晶体与第二电晶体之源极之第三负载;连接于第三电晶体之一汲极与一闸极之间之第四负载;及连接于第四电晶体之一汲极与一闸极之间之第五负载。5.如申请专利范围第1项所述之多层侦测器,其中第三信号之电压高于第一参考信号之电压且第四信号之电压低于第二参考信号之电压,于此情形下,第一比较器输出两逻辑値中之第一逻辑値或相反时其输出两逻辑値之第二逻辑値,及其中当第四信号之电压高于第一参考信号之电压及第三信号之电压低于第二参考信号之电压时,第二比较器输出第一逻辑値或相反时其输出第二逻辑値。6.如申请专利范围第5项所述之多层侦测器,其中当至少第一比较器与第二比较器中之一者输出第一逻辑値时,运算单元输出显示高层之多层侦测器结果,或相反时其输出显示低层之多层侦测结果。7.如申请专利范围第1项所述之多层侦测器,其中当第三信号之电压低于第一参考信号之电压且第四信号之电压高于第二参考信号之电压时,第一比较器输出二逻辑値中之第一逻辑値,或相反时其输出二逻辑値之第二逻辑値,及其中当第四信号之电压低于第一参考信号之电压且第三信号之电压高于第二参考信号之电压时,第二比较器输出第一逻辑値,或相反时其输出第二逻辑値。8.如申请专利范围第7项所述之多层侦测器,其中当第一比较器与第二比较器输出第一逻辑値时,运算单元输出显示低层之多层侦测器结果,或相反时其输出显示高层之多层侦测结果。9.如申请专利范围第1项所述之多层侦测器,其进一步包括接收第二差分参考信号与输出由移除第二差分参考信号之共同模式而产生之第一差分参考信号的第二共同模式移除电路。10.如申请专利范围第9项所述之多层侦测器,其中第二共同模式移除电路之组态与第一共同模式移除电路之组态相同。11.如申请专利范围第1项所述之多层侦测器,其进一步包括根据第一信号之电压与第二信号之电压之比较结果输出一具有两逻辑値之记号侦测结果之第三比较器。12.如申请专利范围第1项所述之多层侦测器,其进一步包括根据第三信号之电压与第四信号之电压之比较结果输出具有两逻辑値之记号侦测结果之第三比较器。13.一种多层侦测之方法,其包括以下步骤:(a)移除所接收之差分多层信号之一共同模式;及(b)输出包含所移除之共同模式之所接收之差分多层信号与第一差分参考信号的电压之比较结果。14.如申请专利范围第13项之方法,其进一步包括步骤(c),其通过移除第二差分参考信号之共同模式形成第一差分参考信号。15.如申请专利范围第13项所述之方法,其进一步包括步骤(d),其输出所接收之差分多层信号或包含被移除之共同模式之所接收差分多层信号之记号。16.如申请专利范围第15项所述之方法,其中之步骤(b),其当VINO大于VREFH且VINOB小于VREFL或VINOB大于VREFH且VINO小于VREFL时,输出显示所接收之差分多层信号为一高层信号之逻辑値,或相反时输出显示所接收之差分多层信号为一低层信号之逻辑値,其中VINO与VINOB为被移除共同模式之所接收之差分多层信号之电压,且VREFH与VREFL分别为第一差分参考信号之高电压与低电压。17.如申请专利范围第15项所述之方法,其中之步骤(b),当VINO小于VREFH且VINOB大于VREFL,及VINOB小于VREFH且VINO大于VREFL时,输出显示所接收之差分多层信号为一低层信号之逻辑値,或相反时输出显示所接收之差分多层信号为一高层信号之逻辑値,其中VINO与VINOB为被移除共同模式之所接收之差分多层信号之电压,且VREFH与VREFL分别为第一差分参考信号之高电压与低电压。18.一种行驱动器积体电路,其包括一移位暂存器、一资料锁存器与一数位类比转换器,该积体电路进一步包括:第一共同模式移除电路,其输出通过移除包括第一信号与第二信号之所接收之差分信号之共同模式而产生的差分信号以及输出包括第三信号与第四信号之差分信号;一资料侦测单元,其输出与所接收之差分信号或差分信号之记号相对应之所接收资料信号;输出所接收之计时信号之计时侦测单元,其中该所接收之计时信号为差分信号电压与第一差分参考信号之比较结果,该第一差分参考信号包括第一参考信号与低于第一参考信号之电压的第二参考信号,及一对所接收之资料信号执行取样之取样器,其通过所接收之计时信号且将取样结果传输至移位暂存器。19.如申请专利范围第18项所述之行驱动器积体电路,其中第一共同模式移除电路包括一差动放大器。20.如申请专利范围第18项所述之行驱动器积体电路,其中第一共同模式移除电路包括:通过其一闸极接收第一信号且通过其一汲极输出第四信号之第一电晶体;通过其一闸极接收第二信号且通过其一汲极输出第三信号之第二电晶体;连接至第一电晶体与第二电晶体之源极之电流源;连接于第一电晶体之汲极与电压源之间之第一负载;及连接于第二电晶体之汲极与该电压源之间之第二负载。21.如申请专利范围第18项所述之行驱动器积体电路,其中第一共同模式移除电路包括:通过其一闸极接收第一信号且通过其一汲极输出第四信号之第一电晶体;通过其一闸极接收第二信号且通过其一汲极输出第三信号之第二电晶体;连接至第一电晶体之一源极之第一电流源;连接至第二电晶体之一源极之第二电流源;连接于第一电晶体之汲极与一电压源之间之第一负载;连接于第二电晶体之汲极与该电压源之间之第二负载;及连接于第一电晶体与第二电晶体之源极之间之第三负载。22.如申请专利范围第18项所述之行驱动器积体电路,其中第一共同模式移除电路包括:通过其一闸极接收第一信号且通过其一汲极输出第四信号之第一电晶体;通过其一闸极接收第二信号且通过其一汲极输出第三信号之第二电晶体;连接至第一电晶体之一源极之第一电流源;连接至第二电晶体之一源极之第二电流源;连接于第一电晶体之汲极与电压源之间的第三电晶体;连接至第二电晶体之汲极与电压源之间的第四电晶体,其中之一闸极连接至第三电晶体之一闸极;连接于第一电晶体与第二电晶体之源极的第三负载;连接于第三电晶体之一汲极与一闸极之间的第四负载;及连接于第四电晶体之一汲极与一闸极之间的第五负载。23.如申请专利范围第18项所述之行驱动器积体电路,其中当第三信号之电压高于第一参考信号之电压、第四信号之电压低于第二参考信号之电压、第四信号之电压高于第一参考信号之电压以及第三信号之电压低于第二参考信号之电压时,计时侦测单元输出两个逻辑値中之第一逻辑値,或相反时其输出两个逻辑値中之第二逻辑値。24.如申请专利范围第18项所述之行驱动器积体电路,其中当第三信号之电压低于第一参考信号之电压、第四信号之电压高于第二参考信号之电压、第四信号之电压低于第一参考信号之电压以及第三信号之电压高于第二参考信号之电压时,计时侦测单元输出二逻辑値中之第一逻辑値,或相反时其输出二逻辑値中之第二逻辑値。25.如申请专利范围第18项所述之行驱动器积体电路,其中该计时侦测单元包括:根据第三信号之电压与第一参考信号之电压之比较结果及第四信号之电压与第二参考信号之电压之比较结果输出两个逻辑値之一逻辑値之第一比较器;根据第四信号之电压与第一参考信号之电压之比较结果及第三信号之电压与第二参考信号之电压之比较结果输出两个逻辑値之一逻辑値之第二比较器;及输出计时信号之运算单元,其中该计时信号系第一比较器与第二比较器输出之逻辑操作之结果。26.如申请专利范围第18项所述之行驱动器积体电路,进一步包括第二共同模式移除电路,其可输出由移除第二差分参考信号之共同模式产生之第一差分参考信号。27.如申请专利范围第26项所述之行驱动器积体电路,其中第二共同模式移除电路之组态与第一共同模式移除电路之组态相同。28.如申请专利范围第18项所述之行驱动器积体电路,进一步包括一增加所接收计时信号之频率的计时恢复电路从而放大器可于频率增加时进行取样。29.一种显示器,其包括一时序控制器、一复数个行驱动器积体电路、至少一列驱动器积体电路及一显示器面板,其中该复数个行驱动器积体电路包括如申请专利范围第18项所述之一行驱动器积体电路。图式简单说明:第一图系展示一传统RSDS(降低摆幅差分信号)之一具体实施例之示意图。第二图系展示传统微-LVDS(低压差分信号)之一具体实施例之示意图。第三图系展示传统PPDS(点对点差分信号)之一具体实施例之原理图。第四图系展示自连续的RSDS中之邻近行驱动器积体电路序列地接收一计时信号之方法之原理图,其中该行驱动器积体电路设定为具有链结构。第五图系展示与本发明之第一具体实施例相符之计时嵌入内面板显示器之结构之示意图。第六图系为了便于理解展示于第五图之时序控制器与行驱动器积体电路之间之计时与资料之传输结构之示意图。第七图至第十图系展示可用于第五图之时序控制器与行驱动器积体电路之间之一介面之多层信号之范例之示意图。第十一图系展示与本发明之第二具体实施例相符之计时嵌入内面板显示器之结构之示意图。第十二图系为了便于理解展示第十一图之时序控制器与行驱动器积体电路之间之计时与资料之传输结构之示意图。第十三图系展示可用于第五图或第十一图之显示器之时序控制器之一范例之示意图。第十四图系展示可用于第五图或第十一图之显示器之行驱动器积体电路之一范例之示意图。第十五图系展示可用于第五图或第十一图之显示器之时序控制器之另一范例之示意图。第十六图系展示可用于第五图或第十一图之显示器之行驱动器积体电路之另一范例之示意图。第十七图系展示第十四图或第十六图之行驱动器积体电路所采用之多层侦测器之一范例之示意图。第十八图系展示第十七图之第三比较器之一范例之示意图。第十九图系展示第十七图之第一比较器及第二比较器之一范例之示意图。第二十图系展示第十七图之多层侦测器之问题信号示意图。第二十一图系展示第十四图或第十六图之行驱动器积体电路所采用之多层侦测器之另一范例之示意图,其中甚至当所接收之信号具有一共同模式时,多层侦测器亦不会出现故障。第二十二图系展示第二十一图之第一共同模式移除电路之范例之示意图。第二十三图系展示第十四图或第十六图之行驱动器积体电路所采用之多层侦测器之又一范例之示意图,其中展示了该多层侦测器移除参考信号与所接收之信号之共同模式以及侦测计时信号。 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