| 主权项 |
1.一种多晶片系统功能单元介面电路,该多晶片系统内部包含至少一共体主控单元、以及至少一功能单元、以及连接该共体主控单元与该功能单元之一输出入滙流排,该多晶片系统以复数个独立之电源分别驱动该共体主控单元与该功能单元,该功能单元之该电源可视需要独立开启与关闭,该功能单元介面电路系介于该输出入滙流排与该功能单元之间,对于该输出入滙流排的每一滙流排线,该介面电路至少包含:一稽纳二极体,其阳极系连接于该多晶片系统之地,其阴极系连接于该输出入滙流排之该滙流排线,该稽纳二极体具有一适当崩溃电压;其中,该滙流排线与该功能单元之该电源之间为断路。2.如申请专利范围第1项所述之多晶片系统功能单元介面电路,其中该崩溃电压至少大于该输出入滙流排上的讯号位准。3.如申请专利范围第1项所述之多晶片系统功能单元介面电路,其中该共体主控单元、以及该功能单元至少其中之一是以插卡方式与该多晶片系统结合。4.一种多晶片系统功能单元介面电路,该多晶片系统内部包含至少一共体主控单元、以及至少一功能单元、以及连接该共体主控单元与该功能单元之一输出入滙流排,该多晶片系统以复数个独立之电源分别驱动该共体主控单元与该功能单元,该功能单元之该电源可视需要独立开启与关闭,该功能单元介面电路系介于该输出入滙流排与该功能单元之间,对于该输出入滙流排的每一滙流排线,该介面电路至少包含:一二极体,其阳极系连接于该多晶片系统之地,其阴极系连接于该输出入滙流排之该滙流排线;其中,该滙流排线与该功能单元之该电源之间为断路。5.如申请专利范围第4项所述之多晶片系统功能单元介面电路,其中该共体主控单元、以及该功能单元至少其中之一是以插卡方式与该多晶片系统结合。6.如申请专利范围第4项所述之多晶片系统功能单元介面电路,其中该共体主控单元与该输出入滙流排之一介面电路,对于该输出入滙流排的每一滙流排线,该介面电路至少包含一二极体,其阳极系连接于该输出入滙流排之该滙流排线,其阴极系连接于该共体主控单元之该电源,以漏泄高压静电。图式简单说明:第1a图所示系一习知的多晶片记忆卡的内部示意图。第1b图所示系习知的多晶片系统的内部电路示意图。第1c图所示系习知的多晶片系统在有功能单元单独不供电情形下造成低阻抗路径的示意图。第2a图所示系正常情形下习知的多晶片系统输出入滙流排的讯号波形图。第2b图所示系习知的多晶片系统在有功能单元单独不供电情形下其输出入滙流排的讯号波形图。第2c图所示系采用本创作的多晶片系统在有功能单元单独不供电情形下其输出入滙流排的讯号波形图。第3a图所示系依据本创作的多晶片系统的内部电路示意图。第3b图所示系第3a图的多晶片系统依据本创作一第一实施例的介面电路示意图。第3c图所示系第3a图的多晶片系统依据本创作一第二实施例的介面电路示意图。第3d图所示系依据本创作的多晶片记忆卡的内部示意图。第4a、4b图所示分别为习知的采用缓冲器的多晶片系统、以及采用本创作的多晶片系统的电路布局图。 |
