发明名称 具有混合平行/串列滙流排介面之基地台/使用者设备
摘要 一种用于基地台的混合平行/串列汇流排介面,此者具有一资料区块解多工装置。该资料区块解多工装置具有一输入,此者经组态设定以接收一资料区块,并将该资料区块解多工成复数个细块。对于各个细块,一平行转串列转换器可将该细块转化成串列资料。一线路可传送各个细块的串列资料。一串列转平行转换器可转换各细块的串列资料以复原该细块。资料区块重建装置可将各复原细块合并成该资料区块。
申请公布号 TWI267274 申请公布日期 2006.11.21
申请号 TW091134139 申请日期 2002.11.21
申请人 数位际技术公司 发明人 约瑟 葛瑞丹;艾佛瑞 史达福利;堤摩西A. 亚瑟尼司
分类号 H04L29/02(2006.01) 主分类号 H04L29/02(2006.01)
代理机构 代理人 蔡清福 台北市中山区中山北路3段27号13楼
主权项 1.一种用于基地台的混合平行/串列滙流排介面,其中包含:一资料区块解多工装置,具有一经组态设定以接收一资料区块的输入,并可将该资料区块解多工成复数个细块,各个细块具有复数个位元;对于各个细块:一平行至串列转换器,以将该细块转换成串列资料;一线路,可传送该细块串列资料;及一串列转平行转换器,以转换该细块串列资料俾复原该细块;及一资料区块重建装置,将各复原细块合并成该资料区块。2.如申请专利范围第1项之介面,其中在资料区块内的位元数目为N,线路数目为i,而1<i<N。3.如申请专利范围第1项之介面,其中在一细块内的位元数目为四,线路数目为二。4.一种用于基地台的混合平行/串列滙流排介面,其中包含:一装置,具有一输入,经组态设定以接收一资料区块俾将该资料区块解多工成复数个细块,各个细块具有复数个位元;对于各个细块:一装置,以将该细块转换成串列资料;一线路,以传送该细块串列资料;及一装置,以转换该细块串列资料俾复原该细块;及一装置,将各复原细块合并成该资料区块。5.如申请专利范围第4项之介面,其中在资料区块内的位元数目为N,线路数目为i,而1<i<N。6.如申请专利范围第4项之介面,其中在一细块内的位元数目为四,线路数目为二。7.一种具混合平行/串列滙流排介面之基地台,其用以将资料从一第一节点传送至一第二节点,其中该介面包含:一资料区块解多工装置,以从该第一节点将该资料区块解多工成m组n个位元,并对这些m组各者增附一开始位元,这些m个开始位元可共集地代表一特定数学函数或目的地;对这些m组各者,一用以将该等m组之该者从该第一节点传送至该第二节点的个别线路;一资料区块重建装置,以接收该等m组,俾将该等m组合并成该资料区块,且根据m个开始位元利用该等所收m组。8.如申请专利范围第7项之基地台,其中当传送资料时,该资料区块解多工装置会将这些m个开始位元至少其一设定为1状态,而当该介面并未传送资料时,会维持所有的个别线路为0状态。9.如申请专利范围第7项之基地台,其中这些m个开始位元代表开始一资料传送作业。10.如申请专利范围第7项之基地台,其中这些m个开始位元共集地代表一待予执行之特定数学函数而非一目的地。11.如申请专利范围第7项之基地台,其中这些m个开始位元共集地代表一包括一相对增加、一相对减少及一绝对値函数。12.如申请专利范围第7项之基地台,其中这些m个开始位元共集地代表一特定目的地而非一待予执行之数学函数。13.如申请专利范围第12项之基地台,其中这些m个开始位元共集地代表包括一RX及TX增益控制器。14.如申请专利范围第7项之基地台,其中这些m个开始位元共集地代表一待予执行之特定数学函数及一特定目的地两者。15.一种具混合平行/串列滙流排介面之基地台,其用以将资料从一第一节点传送至一第二节点,其中该介面包含:一装置,以将资料区块解多工成m组n个位元;一装置,以对这些m组各者增附一开始位元,这些m个开始位元可共集地代表一特定数学函数或目的地;一装置,以透过个别线路,从该第一节点传送该等m组各者;一装置,以于该第二节点处接收所传m组各者;以及一装置,以根据m个开始位元利用该等所收m组。16.如申请专利范围第15项之基地台,其中该增附装置会将m个开始位元至少其一设定为1状态,且当该介面并未传送资料时,所有的个别线路会为0状态。17.如申请专利范围第15项之基地台,其中这些m个开始位元代表开始一资料传送作业。18.如申请专利范围第15项之基地台,其中这些m个开始位元共集地代表一待予执行之特定数学函数而非一目的地。19.如申请专利范围第15项之基地台,其中这些m个开始位元共集地代表一包括一相对增加、一相对减少及一绝对値函数。20.如申请专利范围第15项之基地台,其中这些m个开始位元共集地代表一特定目的地而非一待予执行之数学函数。21.如申请专利范围第20项之基地台,其中这些m个开始位元共集地代表包括一RX及TX增益控制器。22.如申请专利范围第15项之基地台,其中这些m个开始位元共集地代表一待予执行之特定数学函数及一特定目的地。23.一种使用者设备,其中包含:一增益控制控制器,以产生一具代表一增益値之n位元的资料区块;一资料区块解多工装置,具有一输入,经组态设定以接收该资料区块,并将该资料区块解多工成复数个细块,各个细块具有复数个位元;对于各个细块:一平行至串列转换器,以转换各细块成串列资料;一线路,以传送该细块串列资料;及一串列至平行转换器,以转换该细块串列资料俾复原该细块;及一资料区块重建装置,以将所复原细块重建成为该资料区块;及一增益控制器,以接收该资料区块,并利用该资料区块的增益値来调整该GC之增益。24.如申请专利范围第23项之使用者设备,其中在一资料区块内的位元数目为N,线路数目为i,而1<i<N。25.如申请专利范围第23项之使用者设备,其中在一细块内的位元数目为四,线路数目为二。26.如申请专利范围第23项之使用者设备,其中被增附至各细块者系一开始位元。27.一种使用者设备,其中包含:一增益控制控制器,以产生一具代表一增益値之n位元的资料区块;一资料区块解多工装置,具有一输入,经组态设定以接收该资料区块,并将该资料区块解多工成复数个细块,各个细块具有复数个位元;对于各个细块;一平行至串列转换器,以转换各细块成串列资料;一线路,以传送该细块串列资料;及一串列至平行转换器,以转换该细块串列资料俾复原该细块;及一资料区块重建装置,以将所复原细块重建成为该资料区块,并选择性地导引该资料区块至一RX增益控制器或一TX增益控制器;及该RX增益控制器及该TX增益控制器系经设定以接收该资料区块,并利用所收资料区块的增益値来调整其增益。28.如申请专利范围第27项之使用者设备,其中在一资料区块内的位元数目为N,线路数目为i,而1<i<N。29.如申请专利范围第27项之使用者设备,其中在一细块内的位元数目为四,线路数目为二。30.如申请专利范围第27项之使用者设备,其中被增附至各细块者系一开始位元,该资料区块重建装置可根据该开始位元之一数値,选择性地导引该资料区块。31.一种基地台,其中包含:一增益控制控制器,以产生一具代表一增益値之n位元的资料区块;一资料区块解多工装置,具有一输入,经组态设定以接收该资料区块,并将该资料区块解多工成复数个细块,各个细块具有复数个位元;对于各个细块:一平行至串列转换器,以转换各细块成串列资料;一线路,以传送该细块串列资料;及一串列至平行转换器,以转换该细块串列资料俾复原该细块;及一资料区块重建装置,以合并所复原细块成为该资料区块;及一增益控制器,以接收该资料区块,并利用所收资料区块的增益値来调整其增益。32.如申请专利范围第31项之基地台,其中在一资料区块内的位元数目为N,线路数目为i,而1<i<N。33.如申请专利范围第31项之基地台,其中在一细块内的位元数目为四,线路数目为二。34.如申请专利范围第31项之基地台,其中被增附至各细块者系一开始位元。35.一种基地台,其中包含:一增益控制控制器,以产生一具代表一增益値之n位元的资料区块;一资料区块解多工装置,具有一输入,经组态设定以接收该资料区块,并将该资料区块解多工成复数个细块,各个细块具有复数个位元;对于各个细块:一平行至串列转换器,以转换各细块成串列资料;一线路,以传送该细块串列资料;及一串列至平行转换器,以转换该细块串列资料俾复原该细块;及一资料区块重建装置,以合并所复原细块成为该资料区块,并选择性地导引该资料区块至一RX增益控制器或一TX增益控制器;及该RX增益控制器及该TX增益控制器系经设定以接收该资料区块,并利用所收资料区块的增益値来调整其增益。36.如申请专利范围第35项之基地台,其中在一资料区块内的位元数目为N,线路数目为i,而1<i<N。37.如申请专利范围第35项之基地台,其中在一细块内的位元数目为四,线路数目为二。38.如申请专利范围第35项之基地台,其中被增附至各细块者系一开始位元,该资料区块重建装置可根据该开始位元之一数値,选择性地导引该资料区块。图式简单说明:图1系RX与TX GC和GC控制器图式说明。图2系一混合平行/串列滙流排介面区块图。图3系利用混合平行/串列滙流排介面之资料区块传送作业流程图。图4说明将一区块转成最显着及最小显着细块之解多工作业。图5说明利用资料交错处理对一区块进行解多工作业。图6系一双向混合平行/串列滙流排介面之区块图。图7系一双向线路实作图式。图8系开始位元之计时图。图9系一函数可控制性之混合平行/串列滙流排介面的区块图。图10系一函数可控制性之混合平行/串列滙流排介面的开始位元计时图。图11系表示各项函数之开始位元实作列表。图12系目的地控制混合平行/串列滙流排介面之区块图。图13系表示各项目的地之开始位元实作列表。图14系表示各项目的地/函数之开始位元实作列表。图15系目的地/函数控制混合平行/串列滙流排介面之区块图。图16系表示各项目的地/函数之开始位元流程图。图17系正及负时脉边缘之混合平行/串列滙流排介面区块图。图18系正及负时脉边缘之混合平行/串列滙流排介面计时图。图19系一2线式GC/GC控制器滙流排区块图。图20系一3线式GC/GC控制器滙流排区块图。
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