| 主权项 |
1.一种相位同步电路,包含:一相位比较器、一充电泵、一路滤波器、一可变频率振荡电路及一除法器,用于分割可变频率振荡电路之输出,可变频率振荡电路系构成使得,藉着从除法器之输出信号及参考信号,输入一相位差信号至可变频率振荡电路,经过充电泵及路滤波器,其振荡频率及相位被控制成预定値,其中相位同步电路进一步包含调整机构,用于自动地调整可变频率振荡电路,使得可变频率振荡电路之频率调整范围,在频率振荡电路之相位及振荡频率的控制开始之前,满足一预定频率范围。2.如申请专利范围第1项之相位同步电路,其中调整机构包括:一上限决定电路,其决定可变频率振荡电路之振荡频率的上限,并输出用于设定可变频率振荡电路之振荡频率的上限之上限调整信号,以可变频率振荡电路之参考频率及输出信号作为其输入;一下限决定电路,其决定可变频率振荡电路之振荡频率的下限,并输出用于设定振荡频率的下限之下限调整信号,使用可变频率振荡电路之参考频率及输出信号作为其输入;及一控制电路,用于控制上限电路与下限决定电路之间的改变。3.如申请专利范围第1项之相位同步电路,其中可变频率振荡电路包括一延迟电路,系构造成许多延迟电路被串接,且藉着从第一可变电流源供给之电流,改变各延迟时间,且各延迟电路被选择性地与许多电容及许多第一可变电流源连接,以改变连接的电容之数目及连接的第一可变电流源之数目。4.如申请专利范围第2项之相位同步电路,其中可变频率振荡电路包括一延迟电路,系构造成许多延迟电路被串接,且藉着从第一可变电流源供给之电流,改变各延迟时间,且各延迟电路被选择性地与许多电容及许多第一可变电流源连接,以改变连接的电容之数目及连接的第一可变电流源之数目。5.如申请专利范围第4项之相位同步电路,其中在各延迟电路中,由调整机构之上限调整信号来控制连接的第一可变电流源之数目,且由调整机构之下限调整信号来控制连接的可变电容之数目。6.如申请专利范围第3项之相位同步电路,其中在各延迟电路中,许多第二可变电流源与许多第一可变电流源并联连接,使得第一可变电流源之各电流源与第二可变电流源之各电流源对称地配对,且用于调整从许多第二可变电流源供给之电流的终端,被连接至一信号终端,此信号终端与用于调整从许多第一可变电流源供给之电流的终端不同。7.如申请专利范围第1项之相位同步电路,其中可变频率振荡电路包括至少:(1)一电压-电流转换器,含有一第三可变电流源,供给随着路滤波器之输出电位而改变的电流,及一电流分布电路,用于分布从第三可变电流源供给至延迟电路之电流;及(2)一延迟电路部份,系构造成许多延迟电路被串接,且各延迟时间随着从第三可变电流源供给的电流而改变,且各延迟电路包括许多电容,选择性地连接于其中,及一偏压电流源,含有许多沈陷型的电晶体,其闸极与源极接地,使得电晶体被选择性地与第三可变电流源并联连接。8.如申请专利范围第7项之相位同步电路,其中藉由调整机构之上限与下限调整信号,控制连接的电容之数目及连接的沈陷型电晶体之数目。9.如申请专利范围第8项之相位同步电路,其中一第四可变电流源与第三可变电流源并联连接,使得第四可变电流源之各构成电流源对称地与第三可变电流源之各构成电流源配对,且用于调整从第四可变电流源供给的电流之终端被连接至一终端,此终端与用于调整从第三可变电流源供给的电流之终端不同。10.如申请专利范围第1项之相位同步电路,其中在可变频率振荡电路被自动地调整以满足预定频率范围之后,且在以预定値与可变频率振荡电路的相位及振荡频率同步的相位同步操作开始之前,提供一时间周期,用于确认是否频率调整范围满足预定频率范围。11.一种相位调整电路,于建构于不同的半导体晶片上的第一与第二积体电路之间,在资料送出/接收时,用于同步化第一积体电路的内部时钟与第二积体电路的内部时钟,其中相位调整电路包括一相位同步电路,该相位同步电路,包含:一相位比较器、一充电泵、一路滤波器、一可变频率振荡电路及一除法器,用于分割可变频率振荡电路之输出,可变频率振荡电路系构成使得,藉着从除法器之输出信号及参考信号,输入一相位差信号至可变频率振荡电路,经过充电泵及路滤波器,其振荡频率及相位被控制成预定値,其中相位同步电路进一步包含调整机构,用于自动地调整可变频率振荡电路,使得可变频率振荡电路之频率调整范围,在频率振荡电路之相位及振荡频率的控制开始之前,满足一预定频率范围。12.如申请专利范围第3项之相位同步电路,其中各延迟电路包括:一反相器对,含有两个反相器,各具有两个MOS电晶体;一正反馈电路,含有MOS电晶体;一可变电流源触排,含有被选择性地连接至延迟电路之电阻器;一电容触排,含有被选择性地连接至延迟电路之电容;及一终端,经此终端被输入一控制电压至可变频率振荡电路,以改变从可变电流源触排供给之电流,其中正反馈电路的一MOS电晶体之各闸极被连接至正反馈电路的另一MOS电晶体之各汲极,正反馈电路之MOS电晶体的源极及汲极被连接至反相器对的二MOS电晶体之源极及汲极,且正反馈电路之MOS电晶体的源极及反相器对的该二MOS电晶体之源极被共同连接至可变电流源触排。13.如申请专利范围第12项之相位同步电路,其中正反馈电路之MOS电晶体及反相器对之该二MOS电晶体为NMOS电晶体。14.如申请专利范围第12项之相位同步电路,其中各延迟电路进一步包括一第二可变电流源触排,连接至第一可变电流源触排,使得第二可变电流源触排之各构成电流源对称地与第一可变电流源触排之各构成电流源配对。15.如申请专利范围第12项之相位同步电路,其中控制电压从路滤波器被输出至可变电流源触排。16.如申请专利范围第12项之相位同步电路,其中控制电压从路滤波器以外的另一电压源被输出至可变电流源触排。17.如申请专利范围第7项之相位同步电路,其中电压-电流转换器包含至少一电晶体,其电流随着来自路滤波器之输出电压改变。18.如申请专利范围第7项之相位同步电路,其中电压-电流转换器进一步包含一由电晶体构成的电流分布电路。19.如申请专利范围第2项之相位同步电路,其中各限定决定电路包括:一除法器,具有任意的正整数作为频率分割数目;一AND闸;两个计数器;及一侦测器。20.如申请专利范围第2项之相位同步电路,其中一控制电路输出控制信号至开关,以送出或保持改变信号至计数器。图式简单说明:图1是PLL之基本造形的方块图。图2是具有校准电路之习知PLL之造形的方块图。图3是一方块图,指出习知校准电路之造形。图4指出VCO之频率控制特性,此VCO使用依据习知技术之低临限电晶体。图5是依据本发明之PLL的第一个实施例之造形的方块图。图6是一方块图,指出图5之PLL中所使用的校准电路之造形。图7是使用于图6之校准电路中的上限决定电路之时间图。图8是一方块图,指出使用于图5之校准电路中的VCO之造形。图9是一主要部份电路图,指出使用于图8之VCO中的延迟电路之造形。图10是依据本发明之PLL的第二个实施例之造形的方块图。图11是一方块图,指出使用于图10之PLL中的VCO之造形。图12是一主要部份电路图,指出使用于图11之VCO中的延迟电路之造形。图13指出依据本发明之PLL的第三个实施例中所使用的VCO之频率控制特性。图14是一主要部份电路图,指出具有图13所示的频率控制特性之VCO的造形。图15是一图形,指出依据本发明之第四个实施例的PLL之应用例子。图16是一主要部份电路图,指出图9之延迟电路的造形之另一个例子。 |
