| 主权项 |
1.一种多埠记忆体装置,包括复数个单位总体资料滙流排连接电路,用以选择性地连接第一及第二总体资料滙流排,每一总体资料滙流排包括复数条线,其中该复数个单位总体资料滙流排连接电路系配置成MN矩阵(M及N系大于或等于2的整数),该等个别单位总体资料滙流排连接电路与该对应第一及第二总体资料滙流排之线轴及相邻线重叠。2.如申请专利范围第1项之多埠记忆体装置,其中该等行之数目(N)相等于该第一及第二总体资料滙流排之线的数目,该第一及第二总体资料滙流排之线系容纳于该单位总体资料滙流排连接电路之一行方向长度范围内。3.如申请专利范围第1项之多埠记忆体装置,其中该等行之数目(N)系2j,其中j系一正整数。4.一种多埠记忆体装置,包括:复数个单位总体资料滙流排连接电路,用以选择性地连接第一及第二总体资料滙流排,每一总体资料滙流排包括复数条线,其中该复数个单位总体资料滙流排连接电路系配置成MN矩阵(M及N系大于或等于2的整数),该等个别单位总体资料滙流排连接电路与该对应第一及第二总体资料滙流排之线轴及相邻线重叠;以及N个驱动器,用以驱动分别配置在N个行轴上之复数个单位总体资料滙流排连接电路。5.如申请专利范围第4项之多埠记忆体装置,其中该等行之数目(N)相等于该第一及第二总体资料滙流排之线的数目,该第一及第二总体资料滙流排之线系容纳于该单位总体资料滙流排连接电路之一行方向长度范围内。6.如申请专利范围第4项之多埠记忆体装置,其中该等行之数目(N)系2j,其中j系一正整数。图式简单说明:第1图描述韩国专利申请案第2003-92375号所揭露之一256M多埠DRAM的架构;第2图系描述在第1图之256M多埠DRAM中一区段及一传送滙流排TB的方块图;第3A图描述第2图所述之256M多埠DRAM的一正规读取路径;第3B图描述第2图所述之256M多埠DRAM的一正规写入路径;第4A图描述第2图所述之256M多埠DRAM的一交互读取路径;第4B图描述第2图所述之256M多埠DRAM的一交互写入路径;第5图系一单位双向管线暂存器之电路图,其用以配置第1图之第一及第二总体资料滙流排连接方块;第6图系第5图所示之双向管线暂存器之详细电路图;第7图系描述上述总体资料滙流排及上述总体资料滙流排连接电路之配置的布局,其中应用到依据习知技艺之单列配置方法;第8图系描述上述总体资料滙流排及上述总体资料滙流排连接电路之配置的布局,其中应用到依据知技艺之倾斜配置方法;以及第9图系描述依据本发明一实施例在一多埠记忆体装置中之总体资料滙流排及总体资料滙流排连接电路的配置之布局。 |
