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Ein integrierter Halbleiterspeicher (100) umfasst eine Steuerschaltung (10) zur Erzeugung eines internen Lese-Kommandosignals (PAR) in Abhängigkeit von einem extern angelegten Lese-Kommandosignal (RD). Eine Takterzeugerschaltung (20) erzeugt ein Systemtaktsignal (CLKD) und ein zeitverschobenes Taktsignal (DLLCLK), das von einer DLL-Schaltung erzeugt wird. Eine Verzögerungs-Zählerschaltung (30) umfasst eine erste Steuerschaltung (31) zur Erzeugung eines ersten Steuersignals (iPoint) und eine zweite Steuerschaltung (32) zur Erzeugung eines zweiten Steuersignals (oPoint). Das erste Steuersignal (iPoint) wird zur Speicherung des internen Lese-Kommandosignals (PAR) in einer von mehreren FIFO-Speicherzellen (F0, ..., FS) verwendet. Die Speicherung wird in einer Systemtakt-Domänse durchgeführt. Das zweite Steuersignal (o-Point) wird zur Ausgabe eines zeitverschobenen internen Lese-Kommandosignals (OUT) aus der einen der FIFO-Speicherzellen (F0, ..., F5) in einer DLL-Takt-Domäne verwendet. Die Beziehung zwischen dem ersten und zweiten Steuersignal (iPoint, o-Point) bestimmt eine CAS-Latenz, zu der Daten (DQ) synchron zu einem extern angelegten Taktsignal (CLKE) an einem Datenanschluss (IO100) erzeugt werden.
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