| 发明名称 | 相变化内存及其制造方法 | ||
| 摘要 | 本发明提供一种相变化内存的制造方法，适用于一半导体基底，首先于上述半导体基底上形成一N+外延层及一N-外延层。接着，于上述N+外延层及N-外延层内形成一第一浅沟道隔离结构以隔离预定的字符线区及于上述N-外延层内形成一第二浅沟道隔离结构以隔离预定的P+掺杂区。其次，形成及定义一绝缘层且对于部分上述N-外延层施行一N+掺杂以形成一电性连接上述N+外延层的N+掺杂区且对于上述N+外延层施行一P+掺杂以形成一P+掺杂区。然后，于上述N+掺杂区及上述P+掺杂区上分别形成一穿过上述绝缘层的接触插塞。最后，于各上述接触插塞上形成具有上电极、相变化层及下电极的电极。 | ||
| 申请公布号 | CN1284227C | 申请公布日期 | 2006.11.08 |
| 申请号 | CN02119036.4 | 申请日期 | 2002.04.29 |
| 申请人 | 旺宏电子股份有限公司 | 发明人 | 刘慕义;范左鸿;詹光阳;叶彦宏;卢道政 |
| 分类号 | H01L21/82(2006.01);H01L21/8239(2006.01);H01L27/04(2006.01) | 主分类号 | H01L21/82(2006.01) |
| 代理机构 | 隆天国际知识产权代理有限公司 | 代理人 | 潘培坤;陈红 |
| 主权项 | 1.一种相变化内存的制造方法，适用于一半导体基底，其特征在于，包括下列步骤：于该半导体基底上形成一N+外延层；于该N+外延层上形成一N-外延层；于该N+外延层及该N-外延层内形成一第一浅沟道隔离结构以隔离预定的字符线区；于该N-外延层内形成一第二浅沟道隔离结构以隔离预定的P+掺杂区；于该N-外延层上形成一绝缘层；定义该绝缘层以形成一第一开口且经由该第一开口对于该N-外延层施行一N+掺杂以形成一电性连接该N+外延层的N+掺杂区；定义该绝缘层以形成一第二开口且经由该第二开口且对于该N-外延层施行一P+掺杂以形成一P+掺杂区；于该第一开口及该第二开口内分别形成一接触插塞；以及于各该接触插塞上形成具有上电极、相变化层及下电极的电极。 | ||
| 地址 | 台湾省新竹 | ||