半导体记忆体以及调整半导体记忆体更新频率的方法

摘要

一种动态随机存取记忆体(DRAM)的更新方法和系统，其更新频率系正比于至少一取样单元中的电流漏损(current leakage)。所选取的取样单元，代表DRAM阵列中等效的漏损状况，并追踪记忆单元漏损率。漏损率不论区域性或整体性，和制程差异、应用层面的影响、电压变动以及系统温度有关。随着DRAM中电流漏损的增加或减少，更新周期重复频率亦随着增加或减少。藉由调整更新频率，半导体因降低不必要的更新周期而节省了电力耗损，不耗费电力地提供了延迟的更新周期，以及在不需要额外的设定与最佳化更新频率校正之下降低了成本。

主权项

1.一种半导体记忆体,具有自我更新模式,包含:一电位产生器,用以提供一参考电压;至少一电荷储存器;至少一传输闸,每一传输闸各别连结至一电荷储存器,藉以提供正比于一电荷漏损(leakage of charge)的一电流给该半导体记忆体;一切换器,用以根据该电荷漏损与该参考电压而产生反应;以及一脉冲产生器,用以根据该切换器的反应,产生一脉冲做为产生更新时脉的依据。2.如申请专利范围第1项所述之半导体记忆体,其中该电荷储存器具有该半导体记忆体中的记忆单元的操作特征値。3.如申请专利范围第1项所述之半导体记忆体,其中该等传输闸具有该半导体记忆体中的传输闸的操作特征値。4.如申请专利范围第1项所述之半导体记忆体,其中该切换器比较该参考电压与正比于该电荷漏损的一电压电位。5.如申请专利范围第1项所述之半导体记忆体,其中该切换器比较介于一参考逻辑的逻辑位准和一代表一漏电流的逻辑位准。6.如申请专利范围第1项所述之半导体记忆体,其中该电荷储存器系为一电容记忆单元。7.如申请专利范围第1项所述之半导体记忆体,其中该脉冲产生器产生一具有连续变动脉冲重覆率的脉冲。8.如申请专利范围第7项所述之半导体记忆体,其中该连续变动脉冲重覆率系正比于该半导体记忆体中的温度变化。9.如申请专利范围第7项所述之半导体记忆体,其中该连续变动脉冲重覆率系正比于该半导体记忆体中的电压波动。10.如申请专利范围第7项所述之半导体记忆体,其中该连续变动脉冲重覆率系正比于该半导体记忆体中的制程差异。11.如申请专利范围第1项所述之半导体记忆体,其中该电荷储存器被偏压于一分离参考电位。12一种半导体记忆体,包含一振荡器,该振荡器包含至少一频率侦测元件,该频率侦测元件可产生一更新频率,该更新频率正比于该半导体记忆体中至少一电压和温度变化。13.如申请专利范围第12项所述之半导体记忆体,其中该振荡器包含至少一控制器,用以控制该频率侦测元件中的电流,以使得该振荡器产生用以控制该更新频率的时脉。14.如申请专利范围第13项所述之半导体记忆体,其中该频率侦测元件包含至少一传输闸,该传输闸受正比于该半导体记忆体中的一电荷漏损的电流控制。15.如申请专利范围第14项所述之半导体记忆体,其中该传输闸包含一传输闸阵列,一电流流过该传输闸阵列,该电流等效于因热而产生,流过该半导体记忆体的漏电流。16.一种调整半导体记忆体更新频率的方法,根据单元漏损监控(cell leakage monitoring),调整半导体记忆体的更新频率,包含:产生一频率,该频率正比于一半导体记忆体系统中制程、电压及温度状况其中之一;追踪至少一监控记忆单元其中之一的漏电率;以及根据该漏电率调整一更新频率。17.一种调整半导体记忆体更新频率的方法,根据记忆单元更新频率之漏损,调整动态半导体记忆体的更新频率,包含:从至少一传输闸消散电荷,每一传输闸对应一至少一记忆单元并提供一正比于从至少一记忆单元漏损的电荷的电流;侦测正比于一参考电压的电荷漏损,得到一侦测结果;以及根据该侦测结果的变化产生一脉冲,作为产生连续变动更新频率的依据。18.一种调整半导体记忆体更新频率的方法,根据单元更新漏损率调整半导体记忆体更新频率,包含:组装具有至少一监控记忆单元的一半导体记忆体;将该半导体记忆体并装至一数位装置中;量测至少一监控记忆单元的漏损率,得到一量测结果;以及根据该漏损率调整更新频率;其中该组装步骤包含:提供至少一监控记忆单元以及用以更新该监控记忆单元的至少一传输闸;提供一调整器,用以追踪该电荷漏损;以及提供一脉冲产生器,用以根据该量测结果产生一脉冲,该脉冲系据以产生连续变动更新频率。19.如申请专利范围第18项所述之调整半导体记忆体更新频率的方法,其中该调整器系由一切换器组成,该切换器对该电荷漏损与一参考电压产生反应。20.一种半导体记忆体,具有自我更新模式,包含:一参考电压;至少一记忆单元,具有从该半导体记忆体使用的记忆单元绘制的工作特征値;至少一传输闸,各别连结于每一记忆单元,具有从该半导体记忆体使用的传输闸所绘制的工作特征値,用以提供正比于该记忆单元中电荷漏损的电流;一比较器,用以比较跨该记忆单元的一电压以及一参考电压,得到一比较结果;以及一脉冲产生器,用以根据该比较结果产生一脉冲;其中该脉冲系用以产生一更新频率,并更进一步输入一讯号至一切换闸以重置监控漏损周期。21.如申请专利范围第20项所述之半导体记忆体,其中该更新频率系连续地变动。22.如申请专利范围第20项所述之半导体记忆体,其中该更新频率系正比于该半导体记忆体的温度变动。23.如申请专利范围第20项所述之半导体记忆体,其中该更新频率系正比于该半导体记忆体的电源波动。24.如申请专利范围第20项所述之半导体记忆体,其中该更新频率系正比于该半导体记忆体的制程差异。25.如申请专利范围第20项所述之半导体记忆体,其中该记忆单元具有一分离参考电位。图式简单说明:第1图系为习知DRAM内部结构之方块图;第2a图系为习知更新计数器的电路图;第2b图系为习知用来产生计数时脉的振荡器的电路图;第3a图系为本发明产生更新时脉的系统架构图;第3b图系为本发明产生更新时脉的系统架构图;第4图系为本发明产生正比于电流漏损率的参考电压的电路电路图;第5图系为本发明另一实施例中使用脉冲产生器以产生更新时脉的电路图;第6图系为本发明另一实施例中使用感测放大器以产生一更新时脉的电路图;第7a图系为本发明另一实施例中用来产生更新时脉的感测放大器电路图;第7b图系为本发明另一实施例中感测放大器产生一更新时脉时所需的状态的时序图;第8图系为本发明另一实施例中产生一更新时脉的方块图;第9图系为本发明另一实施例中产生更新时脉的电路图;第10图系为产生参考电流的电路图;第11图系为产生参考电流的电路图;第12a图系为产生参考电流的电路图;第12b图系为产生参考电流的电路图;第13图系为组建本发明的方法。