| 主权项 |
1.一种包含掺杂区之装置,包含:在包含基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成之电晶体,该电晶体包含闸电极,且系在第一浓度标准下以掺杂剂材料掺杂该基体矽基材;以及在该基体矽基材中形成之第一掺杂区,该第一掺杂区包含与该基体矽基材掺杂剂材料相同类型之掺杂剂材料,且该第一掺杂区具有比该第一浓度标准高的掺杂剂材料浓度标准,且该第一掺杂区系大致对位该闸电极。2.如申请专利范围第1项之装置,进一步包含在该基材中形成之第二及第三掺杂区,该第二及第三掺杂区包含与该基体矽基材掺杂剂材料相同类型的掺杂剂材料,且该第二及第三掺杂区具有比该第一浓度标准高的掺杂剂材料浓度标准,且该第一掺杂区系垂直地间隔开该第二及第三掺杂区。3.如申请专利范围第1项之装置,其中该电晶体包含NMOS装置及PMOS装置的至少其中之一。4.如申请专利范围第1项之装置,其中该埋入氧化物层包含二氧化矽,且具有范围大约为5至50奈米的厚度。5.如申请专利范围第1项之装置,其中该主动层包含矽,且具有大约为5至30奈米的厚度。6.如申请专利范围第1项之装置,其中该闸电极包含多晶矽,且具有大约为100至150奈米的厚度。7.如申请专利范围第2项之装置,其中该闸电极具有厚度,且其中该第一掺杂区与该第二及第三掺杂区之间垂直地间隔了大约相当于该闸电极厚度之距离。8.如申请专利范围第2项之装置,其中系在大约为1015离子/立方厘米的浓度下以P型掺杂剂材料掺杂该基体矽基材,且系在至少大约为1016离子/立方厘米的掺杂剂浓度下以P型掺杂剂材料掺杂该第一、第二、及第三掺杂区。9.如申请专利范围第2项之装置,其中系在大约为1015离子/立方厘米的浓度下以N型掺杂剂材料掺杂该基体矽基材,且系在至少大约为1016离子/立方厘米的掺杂剂浓度下以N型掺杂剂材料掺杂该第一、第二、及第三掺杂区。10.如申请专利范围第1项之装置,其中系在大约为1015离子/立方厘米的浓度下以P型掺杂剂材料掺杂该基体矽基材,且系在至少大约为1016离子/立方厘米的掺杂剂浓度下以P型掺杂剂材料掺杂该第一掺杂区。11.如申请专利范围第1项之装置,其中系在大约为1015离子/立方厘米的浓度下以N型掺杂剂材料掺杂该基体矽基材,且系在至少大约为1019离子/立方厘米的掺杂剂浓度下以N型掺杂剂材料掺杂该第一掺杂区。12.如申请专利范围第2项之装置,其中该第一、第二、及第三掺杂区分别具有大约为10至50奈米的厚度。13.如申请专利范围第1项之装置,其中该第一掺杂区具有大约为10至50奈米的厚度。14.如申请专利范围第2项之装置,其中该第二及第三掺杂区中之每一掺杂区具有大致对位该闸电极之内缘。15.如申请专利范围第1项之装置,其中该第一掺杂区具有上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下大约0至5奈米。16.如申请专利范围第2项之装置,其中该第二及第三掺杂区分别具有上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下一距离处,该距离大约相当于该闸电极的厚度。17.如申请专利范围第1项之装置,进一步包含源极区、汲极区、侧壁间隔物、及复数条导电内连线。18.一种包含掺杂区之装置,包含:在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成之电晶体,该电晶体包含闸电极,且系在第一浓度标准下以掺杂剂材料掺杂该基体矽基材;以及在该基体矽基材中形成之第一、第二、及第三掺杂区,该第一、第二、及第三掺杂区包含与该基体矽基材掺杂剂材料相同类型的掺杂剂材料,且该第一、第二、及第三掺杂区具有比该第一浓度标准高的掺杂剂材料浓度标准,且该第一掺杂区系大致对位该闸电极,并垂直地间隔开该第二及第三掺杂区。19.如申请专利范围第18项之装置,其中该电晶体包含NMOS装置及PMOS装置的至少其中之一。20.如申请专利范围第18项之装置,其中该埋入氧化物层包含二氧化矽,且具有范围大约为5至50奈米的厚度。21.如申请专利范围第18项之装置,其中该主动层包含矽,且具有大约为5至30奈米的厚度。22.如申请专利范围第18项之装置,其中该闸电极包含多晶矽,且具有大约为100至150奈米的厚度。23.如申请专利范围第18项之装置,其中该闸电极具有厚度,且其中该第一掺杂区与该第二及第三掺杂区之间垂直地间隔大约相当于该闸电极厚度之距离。24.如申请专利范围第18项之装置,其中系在大约为1015离子/立方厘米的浓度标准下以P型掺杂剂材料掺杂该基体矽基材,且系在至少大约为1016离子/立方厘米的掺杂剂浓度标准下以P型掺杂剂材料掺杂该第一、第二、及第三掺杂区。25.如申请专利范围第18项之装置,其中系在大约为1015离子/立方厘米的浓度标准下以N型掺杂剂材料掺杂该基体矽基材,且系在至少大约为1016离子/立方厘米的掺杂剂浓度标准下以N型掺杂剂材料掺杂该第一、第二、及第三掺杂区。26.如申请专利范围第18项之装置,其中该第一、第二、及第三掺杂区分别具有大约为10至50奈米的厚度。27.如申请专利范围第18项之装置,其中该第二及第三掺杂区中之每一掺杂区具有大致对位该闸电极之内缘。28.如申请专利范围第18项之装置,其中该第一掺杂区具有一上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下大约0至5奈米。29.如申请专利范围第18项之装置,其中该第二及第三掺杂区分别具有上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下一距离处,该距离大约相当于该闸电极的厚度。30.如申请专利范围第18项之装置,进一步包含源极区、汲极区、侧壁间隔物、及复数条导电内连线。31.一种包含掺杂区之装置,包含:在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成之电晶体,该电晶体包含具有厚度之闸电极,且系在第一浓度标准下以掺杂剂材料掺杂该基体矽基材;以及在该基体矽基材中形成之第一、第二、及第三掺杂区,该第一、第二、及第三掺杂区包含与该基体矽基材掺杂剂材料相同类型的掺杂剂材料,且该第一、第二、及第三掺杂区具有比该第一浓度标准高的掺杂剂材料浓度标准,且至少有大约为1016离子/立方厘米的浓度标准,且该第一掺杂区系大致对位该闸电极,并与该第二及第三掺杂区之间垂直地间隔了大约相当于该闸电极厚度之距离。32.如申请专利范围第31项之装置,其中该电晶体包含NMOS装置及PMOS装置的至少其中之一。33.如申请专利范围第31项之装置,其中该埋入氧化物层包含二氧化矽,且具有范围大约为5至50奈米的厚度。34.如申请专利范围第31项之装置,其中该主动层包含矽,且具有大约为5至30奈米的厚度。35.如申请专利范围第31项之装置,其中该闸电极包含多晶矽,且具有大约为100至150奈米的厚度。36.如申请专利范围第31项之装置,其中系在大约为1015离子/立方厘米的浓度标准下以P型掺杂剂材料掺杂该基体矽基材,且系在至少大约为1016离子/立方厘米的掺杂剂浓度标准下以P型掺杂剂材料掺杂该第一、第二、及第三掺杂区。37.如申请专利范围第31项之装置,其中系在大约为1015离子/立方厘米的浓度标准下以N型掺杂剂材料掺杂该基体矽基材,且系在至少大约为1016离子/立方厘米的掺杂剂浓度标准下以N型掺杂剂材料掺杂该第一、第二、及第三掺杂区。38.如申请专利范围第31项之装置,其中该第一、第二、及第三掺杂区分别具有大约为10至50奈米的厚度。39.如申请专利范围第31项之装置,其中该第二及第三掺杂区中之每一掺杂区具有大致对位该闸电极之内缘。40.如申请专利范围第31项之装置,其中该第一掺杂区具有上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下大约0至5奈米。41.如申请专利范围第31项之装置,其中该第二及第三掺杂区分别具有上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下一距离处,该距离大约相当于该闸电极的厚度。42.如申请专利范围第31项之装置,进一步包含源极区、汲极区、侧壁间隔物、及复数条导电内连线。43.一种掺杂方法,包含下列步骤:在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且系在第一浓度标准下以掺杂剂材料掺杂该基体矽基材;以及至少利用该闸电极作为罩幕层而执行离子植入制程,以便将掺杂剂材料植入该基体矽基材,系以与该基体矽基材中之该掺杂剂材料相同类型的掺杂剂材料执行该植入制程,该植入制程产生在该基体矽基材中形成的第一掺杂区,该第一掺杂区系大致对位该闸电极,且该第一掺杂区具有比该第一浓度标准高的掺杂剂浓度标准。44.如申请专利范围第43项之方法,其中形成闸电极之该步骤包含下列步骤:形成包含多晶矽之闸电极。45.如申请专利范围第43项之方法,其中在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在第一浓度标准下以掺杂剂材料掺杂该基体矽基材之该步骤包含下列步骤:在包含含有矽的基体矽基材、包括二氧化矽的埋入氧化物层、及包含矽的主动层的绝缘层上覆矽基材之上形成闸电极,且系在第一浓度标准下以掺杂剂材料掺杂该基体矽基材。46.如申请专利范围第43项之方法,其中在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在第一浓度标准下以掺杂剂材料掺杂该基体矽基材之该步骤包含下列步骤:在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在大约为1015离子/立方厘米的第一浓度标准下以P型掺杂剂材料掺杂该基体矽基材。47.如申请专利范围第43项之方法,其中在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在第一浓度标准下以掺杂剂材料掺杂该基体矽基材之该步骤包含下列步骤:在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在大约为1015离子/立方厘米的第一浓度标准下以N型掺杂剂材料掺杂该基体矽基材。48.如申请专利范围第43项之方法,其中该第一掺杂区具有至少大约为1016离子/立方厘米的掺杂剂浓度标准。49.如申请专利范围第43项之方法,其中执行该离子植入制程的该步骤进一步包含下列步骤:在该基体矽基材中形成第二及第三掺杂区,该第二及第三掺杂区具有比该第一浓度标准高的掺杂剂浓度标准,且该第一掺杂区系垂直地间隔开该第二及第三掺杂区。50.如申请专利范围第43项之方法,其中执行该离子植入制程的该步骤进一步包含下列步骤:在该基体矽基材中形成第二及第三掺杂区,该第二及第三掺杂区具有比该第一浓度标准高的掺杂剂浓度标准,且该第一掺杂区与该第二及第三掺杂区之间垂直地间隔了大约相当于该闸电极厚度之距离。51.如申请专利范围第43项之方法,其中执行该离子植入制程的步骤进一步包含下列步骤:在该基体矽基材中形成第二及第三掺杂区,该第二及第三掺杂区分别具有上表面,该第二及第三掺杂区中每一掺杂区的该上表面系位于该埋入氧化物层与该基体矽基材间之界面下一距离处,该距离大约相当于该闸电极的厚度。52.如申请专利范围第43项之方法,其中执行该离子植入制程的该步骤进一步包含下列步骤:在该基体矽基材中形成第二及第三掺杂区,该第一掺杂区具有上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下大约0至5奈米,且该第一掺杂区系垂直地间隔开该第二及第三掺杂区,该第二及第三掺杂区分别具有上表面,该第二及第三掺杂区中每一掺杂区的该上表面系位于该埋入氧化物层与该基体矽基材间之界面下一距离处,该距离大约相当于该闸电极的厚度。53.如申请专利范围第43项之方法,其中该离子植入制程的执行形成具有大约为10至50奈米的厚度之该第一掺杂区。54.如申请专利范围第50项之方法,其中该离子植入制程的执行形成分别具有大约为10至50奈米厚度之该第二及第三掺杂区。55.如申请专利范围第43项之方法,其中执行该离子植入制程的该步骤包含下列步骤:在范围大约为40至400千电子伏特(keV)的能阶下执行该离子植入制程。56.如申请专利范围第43项之方法,其中执行该离子植入制程的该步骤包含下列步骤:以范围大约为1e14至1e16离子/平方屋米的掺杂剂剂量执行该离子植入制程。57.如申请专利范围第43项之方法,其中该第一掺杂区具有上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下大约0至5奈米。58.如申请专利范围第43项之方法,进一步包含下列步骤:在执行该离子植入制程之后,在范围大约为600至1050℃的温度下执行至少一次退火制程。59.如申请专利范围第43项之方法,进一步包含下列步骤:形成源极区、汲极区、及复数个导电接点。60.一种掺杂方法,包含下列步骤:在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在第一浓度标准下以掺杂剂材料掺杂该基体矽基材;以及至少利用该闸电极作为罩幕层而执行离子植入制程,以便将掺杂剂材料植入该基体矽基材,以与该基材中之该掺杂剂材料相同类型的掺杂剂材料执行该植入制程,该植入制程在该基体矽基材中形成第一、第二、及第三掺杂区,该第一掺杂区系大致对位该闸电极,且垂直地间隔开该第二及第三掺杂区,该第一第二、及第三掺杂区具有比该第一浓度标准高的掺杂剂浓度标准。61.如申请专利范围第60项之方法,其中形成闸电极之该步骤包含下列步骤:形成包含多晶矽之闸电极。62.如申请专利范围第60项之方法,其中在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成间电极,且在第一浓度标准下以掺杂剂材料掺杂该基体矽基材之该步骤包含下列步骤:在包含包括矽的基体矽基材、包含二氧化矽的埋入氧化物层、及包含矽主动层的绝缘层上覆矽基材之上形成闸电极,且在第一浓度标准下以掺杂剂材料掺杂该基体矽基材。63.如申请专利范围第60项之方法,其中在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在第一浓度标准下以掺杂剂材料掺杂该基体矽基材之该步骤包含下列步骤:在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在大约为1015离子/立方厘米的第一浓度标准下以P型掺杂剂材料掺杂该基体矽基材。64.如申请专利范围第60项之方法,其中在包括基体矽基、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在第一浓度标准下以掺杂剂材料掺杂该基体矽基材之该步骤包含下列步骤:在包括基体矽基材、埋入氧化物层、及主动层的绝缘层上覆矽基材之上形成闸电极,且在大约为1015离子/立方厘米的第一浓度标准下以N型掺杂剂材料掺杂该基体矽基材。65.如申请专利范围第60项之方法,其中该第一、第二及第三掺杂区具有至少大约为1016离子/立方厘米的掺杂剂浓度标准。66.如申请专利范围第60项之方法,其中该离子植入制程的执行形成分别具有大约为10至50奈米厚度之该第一、第二、及第三掺杂区。67.如申请专利范围第60项之方法,进一步包含下列步骤:形成源极区、汲极区、及复数个导电接点。68.如申请专利范围第60项之方法,其中该第一掺杂区与该第二及第三掺杂区之间垂直地间隔了大约相当于该闸电极厚度之距离。69.如申请专利范围第60项之方法,其中该第二及第三掺杂区分别具有上表面,该第二及第三掺杂区中每一掺杂区的该上表面系位于该埋入氧化物层与该基体矽基材间之界面下一距离处,该距离大约相当于该闸电极的厚度。70.如申请专利范围第60项之方法,其中该第一掺杂区具有上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下大约0至5奈米,该第二及第三掺杂区分别具有上表面,该第二及第三掺杂区中每一掺杂区的该上表面系位于该埋入氧化物层与该基体矽基材间之界面下一距离处,该距离大约相当于该闸电极的厚度。71.如申请专利范围第60项之方法,其中该离子植入制程的执行形成分别具有大约为10至50奈米的厚度之该第一、第二、及第三掺杂区。72.如申请专利范围第60项之方法,进一步包含下列步骤:在执行该离子植入制程之后,在范围大约为600至1050℃的温度下执行至少一次退火制程。73.如申请专利范围第60项之方法,其中执行该离子植入制程的该步骤包含下列步骤:在范围大约为40至400keV的能阶下执行该离子植入制程。74.如申请专利范围第60项之方法,其中执行该离子植入制程的该步骤包含下列步骤;以范围大约为1e14至1e16离子/平方厘米的掺杂剂剂量执行该离子植入制程。75.如申请专利范围第60项之方法,其中该第一掺杂区具有上表面,该上表面系位于该埋入氧化物层与该基体矽基材间之界面下大约0至5奈米。76.如申请专利范围第60项之方法,进一步包含下列步骤:形成源极区、汲极区、及复数个导电接点。图式简单说明:第1图是在一SOI基材之上形成例释先前技术的半导体装置之一横断面图;以及第2A及2B图是用来形成本发明的半导体装置的各部分的一例示方法之横断面图。 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