| 主权项 |
1.一种在非III-V族基板上沉积厚III-V族半导体薄膜之方法,该非III-V族基板尤其是一矽基板,且其系藉由使气态材料输入一反应器之反应室中而沉积出厚III-V族半导体薄膜,其特征为,在一降低的成长温度下,于两III-V族薄膜间沉积一薄中间层。2.如申请专利范围第1项之方法,其中,该中间层的成长温度低于III-V族薄膜的成长温度至少100℃。3.如申请专利范围第1项之方法,其中,该中间层的晶格常数小于III-V族薄膜的晶格常数。4.如申请专利范围第1项之方法,其中,多次将一薄低温中间层沉积在各III-V族薄膜上。5.如申请专利范围第1项之方法,其中,该中间层无应力沉积。6.如申请专利范围第1项之方法,其中,该中间层含硼。7.如申请专利范围第1项之方法,其中,该中间层含氮。8.如申请专利范围第1项之方法,其中,该中间层厚度为5至50 nm,较佳是10至20 nm。9.如申请专利范围第1项之方法,其中,使用的涂布法为MOCVD、VPE或MBE法。10.如申请专利范围第1项之方法,其中,该薄中间层系紧接在第一III-V族薄膜之后及第二III-V族薄膜之前原位(in situ)沉积。11.如申请专利范围第1项之方法,其中,III-V族薄膜及薄中间层在二或多制程中被先后沉积。12.如申请专利范围第1项之方法,其中,在厚III-V族半导体薄膜上沉积元件层系统。13.如申请专利范围第1项之方法,其中,由该元件层系统制成元件。14.一种在非III-V族基板上涂布III-V族半导体薄膜之方法,该非III-V族基板尤其是一矽基板,且其系藉由使气态材料输入一反应器之反应室中而涂布III-V族半导体薄膜,其特征为,将III-V族薄膜沉积在一结晶方向适于沉积III-V族薄膜(2,3)之第一基板(1)的表面上,该第一基板尤其是一(111)矽基板,将薄膜(2,3)与第一基板(1)上之一薄层(1')一起剥离,使被剥离的薄膜(2,3)与第一基板(1)之薄层(1')一起附着至一第二基板(4)上,该第二基板尤其是一(100)矽基板,以及必要时在进行覆盖后移除该被附着之薄膜(2,3)之横向部分(5)深达第二基板(4)。15.如申请专利范围第14项之方法,其中,将与第一基板(1)之薄层(1')一起剥离的薄膜(2,3)黏贴到该第二基板(4)上。16.如申请专利范围第14或15项之方法,其中,该III-V族薄膜是氮化镓、砷化镓或磷化铟薄膜。17.如申请专利范围第14或15项之方法,其中,该第二基板(4)移除被附着之层系统(1',2,3)之部分(5)被涂布一绝缘膜、导电膜及/或p型或n型掺杂层。18.如申请专利范围第14或15项之方法,其中,在该第二基板(4)露出的表面部分涂布CMOS结构。图式简单说明:图1系第一基板之截面图,其具有适于沉积III-V族薄膜之(111)结晶方向。图2系该第一基板与沉积于其上的III-V族薄膜。图3系该第一基板与自其上剥离的III-V族薄膜和一起剥离的该第一基板上之一薄层,图中空白框区和箭头标记表示此一剥离状态。图4系先前剥离的薄膜黏贴至一第二基板上。图5系图4以蚀刻横向形成图案后之图。 |
