| 主权项 |
1.一种积体电路记忆体元件的制作方法,包括: 提供一半导体主体,该半导体主体具有一第一导电 型; 于该半导体主体上形成一电荷储存结构; 于该电荷储存结构上沈积一第一闸极导体层; 图案化该第一闸极导体层以定义该电荷储存结构 上之多数个第一闸极,该些第一闸极以一间隙串联 排列于连续之一多重闸极通道区上,该多重闸极通 道区位于该半导体主体中之一第一电极区域与一 第二电极区域之间; 于该些第一闸极之至少多数个侧壁上形成一绝缘 层;以及 于该绝缘层上沈积一第二闸极导体层,包括在该些 第一闸极之间,并且以该绝缘层隔离该些第一闸极 ;于该半导体主体上定义多数个第二闸极,该些第 一闸极与该些第二闸极串联排列于连续之该多重 闸极通道区上,以形成多重闸极记忆胞,其中该多 重闸极通道区位于该半导体主体中之该第一电极 区域与该第二电极区域之间。 2.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,更包括于该半导体主体中之该第一 电极区域与该第二电极区域中植入一掺杂物,以建 立具有一第二导电型之一接点。 3.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,更包括移除位于该第一电极区域与 该第二电极区域上之该电荷储存结构,并于该半导 体主体中之该第一电极区域与该第二电极区域中 植入一掺杂物,以建立具有一第二导电型之一接点 。 4.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,更包括于沈积该第二闸极导体层前 ,移除该些第一闸极之间之该间隙中之该电荷储存 结构。 5.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,更包括于形成该绝缘层前,移除该 些第一闸极之间之该间隙中之该电荷储存结构。 6.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,其中形成该电荷储存结构之方法包 括先于该半导体主体上形成一底介电层,然后再于 该底介电层上形成一电荷捕捉层,之后,于该电荷 捕捉层上形成一顶介电层。 7.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,其中形成该电荷储存结构之方法包 括先于该半导体主体上形成一底介电层,其中该底 介电层之材质包括二氧化矽或氮氧化矽,然后再于 该底介电层上形成一电荷捕捉层,其中该电荷捕捉 层之材质包括氮化矽或氮氧化矽,之后,于该电荷 捕捉层上形成一顶介电层,其中该顶介电层之材质 包括二氧化矽或氮氧化矽。 8.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,其中该第一闸极导体层与第二闸极 导体层之材质包括多晶矽。 9.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,其中串联排列之该些第一闸极与该 些第二闸极包括第一闸极与一最终闸极,且该第一 电极区域与该第二电极区域分别邻近该些第一闸 极与该些第二闸极。 10.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,其中该些第一闸极与该些第二闸极 具有多数个闸极长度,且该些第一闸极之该些侧壁 上之该绝缘层具有一厚度,该厚度实质上小于该些 闸极长度。 11.如申请专利范围第1项所述之积体电路记忆体元 件的制作方法,其中该些第一闸极之该些侧壁上之 该绝缘层具有一厚度,该厚度小于100奈米。 12.一种积体电路记忆体元件的制作方法,包括: 提供一半导体主体,该半导体主体具有一第一导电 型; 于该半导体主体上形成一电荷储存结构; 于该电荷储存结构上沈积一第一闸极导体层; 图案化该第一闸极导体层以定义该电荷储存结构 上之多数个第一字元线,该些第一字元线以一间隙 平行排列于连续之多数个多重闸极通道区上; 于该些第一字元线之至少多数个侧壁上形成一绝 缘层;以及 于该绝缘层上沈积一第二闸极导体层,包括在该些 第一字元线之间,并且以该绝缘层隔离该些第一字 元线;于该半导体主体上定义多数个第二字元线, 该些第一字元线与该些第二字元线平行排列于连 续之该些多重闸极通道区上,该些第一字元线与该 些第二字元线包括一第一字元线与一最终字元线, 以及于各别之该些多重闸极通道区上提供串联之 多数个闸极,以提供多数个多重闸极记忆胞;以及 于该半导体主体中定义一第一接触线与一第二接 触线,以对于该些多重闸极记忆胞提供多数个源极 电极与多数个汲极电极,其中该第一接触线平行且 邻近该第一字元线,而该第二接触线平行且邻近该 第二字元线。 13.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,其中定义该第一接触线与该第二 接触线之方法包括于该半导体主体中植入一掺杂 物,以建立具有一第二导电型之接触线。 14.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,更包括移除位于该第一接触线与 该第二接触线上之该电荷储存结构,并于该半导体 主体中植入一掺杂物,以建立具有一第二导电型之 接触线。 15.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,更包括于沈积该第二闸极导体层 前,移除该些第一字元线之间之该间隙中之该电荷 储存结构。 16.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,更包括于形成该绝缘层前,移除 该些第一字元线之间之该间隙中之该电荷储存结 构。 17.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,其中形成该电荷储存结构之方法 包括先于该半导体主体上形成一底介电层,然后再 于该底介电层上形成一电荷捕捉层,之后,于该电 荷捕捉层上形成一顶介电层。 18.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,其中形成该电荷储存结构之方法 包括先于该半导体主体上形成一底介电层,其中该 底介电层之材质包括二氧化矽或氮氧化矽,然后再 于该底介电层上形成一电荷捕捉层,其中该电荷捕 捉层之材质包括氮化矽或氮氧化矽,之后,于该电 荷捕捉层上形成一顶介电层,其中该顶介电层之材 质包括二氧化矽或氮氧化矽。 19.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,其中该第一闸极导体层与第二闸 极导体层之材质包括多晶矽。 20.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,更包括形成多数个导体线,该些 导体线与该些第一字元线与该些第二字元线垂直 排列,以及提供多数个结构以耦接该些导体线至该 些第一接触线与该些第二接触线。 21.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,其中该些第一字元线与该些第二 字元线对个别连续之该些多重闸极通道区上之串 联之多数个闸极定义多数个闸极长度,且该些第一 字元线之该些侧壁上之该绝缘层具有一厚度,该厚 度实质上小于该些闸极长度。 22.如申请专利范围第12项所述之积体电路记忆体 元件的制作方法,其中该些第一字元线之该些侧壁 上之该绝缘层具有一厚度,该厚度小于100奈米。 图式简单说明: 图1绘示为习知一种电荷捕捉记忆胞。 图2A与图2B绘示为以引起FN穿遂对习知的电荷捕捉 记忆胞进行程式化的偏压配置。 图3绘示为习知一种以NAND结构的电荷捕捉记忆胞 列的配置,并以一种偏压配置对记忆胞列中选定的 记忆胞进行程式化。 图4绘示为具有二个控制闸极的多重闸极记忆胞。 图5绘示为如图4所示的多重闸极记忆胞的图示符 号。 图6绘示为具有二个控制闸极的多重闸极记忆胞, 并以一种偏压配置在记忆胞列中对位于选定的记 忆胞下方的储存区域进行程式化。 图7A至图7D绘示为具有二个控制闸极的多重闸极记 忆胞,并以个别的偏压配置在记忆胞列中对位于选 定的记忆胞下方的储存区域进行读取。 图8绘示为具有二个控制闸极的多重闸极记忆胞, 并以一种偏压配置在记忆胞列中对位于选定的记 忆胞下方的储存区域进行抹除。 图9绘示为具有二个控制闸极的多重闸极记忆胞, 并以可选择的偏压配置在记忆胞列中对位于选定 的记忆胞下方的储存区域进行抹除。 图10绘示为具有N个控制闸极的多重闸极记忆胞。 图11绘示为如图4所示的多重闸极记忆胞的图示符 号。 图12绘示为具有N个控制闸极的多重闸极记忆胞,并 以一种偏压配置在记忆胞列中对位于选定的记忆 胞下方的储存区域进行程式化。 图13绘示为具有N个控制闸极的多重闸极记忆胞,并 以一种偏压配置在记忆胞列中对位于选定的记忆 胞下方的储存区域进行读取。 图14绘示为具有N个控制闸极的多重闸极记忆胞,并 以一种偏压配置在记忆胞列中对位于选定的记忆 胞下方的储存区域进行抹除。 图15绘示为具有N个控制闸极的多重闸极记忆胞,并 以可选择的偏压配置在记忆胞列中对位于选定的 记忆胞下方的储存区域进行抹除。 图16绘示为施加图14与图15的偏压配置来进行抹除 的简化流程图。 图17绘示为具有N个控制闸极的多重闸极记忆胞,在 记忆胞列中第一闸极与最终闸极附近,以电路系统 传导源极电压和汲极电压至半导体主体。 图18绘示为具有N个控制闸极的多重闸极记忆胞,在 记忆胞列中第一闸极与最终闸极附近,以选择闸极 电晶体。 图19绘示为具有N个控制闸极的多重闸极记忆胞,以 可选择的实施方式,在记忆胞列中第一闸极与最终 闸极附近,对选择闸极传导源极电压和汲极电压至 半导体主体。 图20绘示为具有N个控制闸极的多重闸极记忆胞,以 另一个可选择的实施方式,在记忆胞列中第一闸极 与最终闸极附近,对选择闸极传导源极电压和汲极 电压至半导体主体。 图21绘示为具有N个控制闸极的多重闸极记忆胞,以 可选择的电路系统,在记忆胞列中第一闸极与最终 闸极附近,对选择闸极传导源极电压和汲极电压至 半导体主体。 图22绘示为具有N+1个(奇数个)控制闸极的多重闸极 记忆胞,以记亿胞列中偶数的闸极作为控制闸极来 储存资料。 图23绘示为具有N+1个(奇数个)控制闸极的多重闸极 记忆胞,以记亿胞列中奇数的闸极作为控制闸极来 储存资料。 图24A至图24F绘示为多重闸极记忆胞的制作流程。 图25绘示为在如图24A至图24F的多重闸极记忆胞的 制作流程中,穿过电荷储存结构形成源极和汲极掺 杂物的步骤。 图26A至图26D绘示为如图22或图23的多重闸极记忆胞 的制作流程图。 图27绘示为包括多重闸极记忆胞阵列的积体电路 之方块图。 图28绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,其中上述储存区域与每一个控制 闸极联系。 图29绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,在选定的控制闸极下以一种偏压 配置进行抹除资料,其中上述储存区域与每一个控 制闸极联系。 图30绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,在选定的控制闸极下以可选择的 偏压配置进行抹除资料,其中上述储存区域与每一 个控制闸极联系。 图31绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第一控制闸极下方的左侧 位元1-1以一种偏压配置进行程式化,其中上述储存 区域与每一个控制闸极联系。 图32绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第一控制闸极下方的右侧 位元1-2以一种偏压配置进行程式化,其中上述储存 区域与每一个控制闸极联系。 图33绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第二控制闸极下方的左侧 位元2-1以一种偏压配置进行程式化,其中上述储存 区域与每一个控制闸极联系。 图34绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第二控制闸极下方的右侧 位元2-2以一种偏压配置进行程式化,其中上述储存 区域与每一个控制闸极联系。 图35绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第一控制闸极下方的左侧 位元1-1以一种偏压配置进行读取,其中上述储存区 域与每一个控制闸极联系。 图36绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第一控制闸极下方的右侧 位元1-2以一种偏压配置进行读取,其中上述储存区 域与每一个控制闸极联系。 图37绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第二控制闸极下方的左侧 位元2-1以一种偏压配置进行读取,其中上述储存区 域与每一个控制闸极联系。 图38绘示为具有二个控制闸极与二个储存区域的 多重闸极记忆胞,对位于第二控制闸极下方的右侧 位元2-2以一种偏压配置进行读取,其中上述储存区 域与每一个控制闸极联系。 图39绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,其中上述储存区域与每一个控制闸 极联系。 图40绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,在选定的控制闸极下以一种偏压配 置进行抹除,其中上述储存区域与每一个控制闸极 联系。 图41绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,在选定的控制闸极下以可选择的偏 压配置进行抹除,其中上述储存区域与每一个控制 闸极联系。 图42绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,对位于选定的控制闸极下方的左侧 位元以一种偏压配置进行程式化,其中上述储存区 域与每一个控制闸极联系。 图43绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,对位于选定的控制闸极下方的右侧 位元以一种偏压配置进行程式化,其中上述储存区 域与每一个控制闸极联系。 图44绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,对位于选定的控制闸极下方的左侧 位元以一种偏压配置进行读取,其中上述储存区域 与每一个控制闸极联系。 图45绘示为具有N个控制闸极与二个储存区域的多 重闸极记忆胞,对位于选定的控制闸极下方的右侧 位元以一种偏压配置进行读取,其中上述储存区域 与每一个控制闸极联系。 图46绘示为多重闸极记忆胞之一区段的布局图。 图47绘示为多重闸极记忆胞之一区段的第一可选 择的布局图。 图48绘示为多重闸极记忆胞之一区段的第二可选 择的布局图。 图49绘示为多重闸极记忆胞之一区段的第三可选 择的布局图。 图50绘示为多重闸极记忆胞之一区段的第四可选 择的布局图。 图51绘示为多重闸极记忆胞之一区块的布局图,此 区块包括多数个区段。 |
