| 主权项 |
1.一种利用算盘运算原理之加法器电路,其具有一 底数,其包括: 一第一二进位至算盘转换模组,用以将一加数之二 进位数转换成一第一高权重数及一第一低权重数 之算盘表示数; 一第二二进位至算盘转换模组,用以将一被加数之 二进位数转换成一第二高权重数及一第二低权重 数之算盘表示数; 一第一平行加法模组,分别耦接至该第一二进位至 算盘转换模组及该第二二进位至算盘转换模组,可 执行该第一高权重数及该第二高权重数之平行加 法并将相加后之高权重数转换成一温度计刻度数; 一第二平行加法模组,分别耦接至该第一二进位至 算盘转换模组及该第二二进位至算盘转换模组,可 执行该第一低权重数及该第二低权重数之平行加 法并将相加后之低权重数转换成一温度计刻度数, 并具有一进位输出; 一第一温度计刻度数至二进位转换模组,分别耦接 至该第一平行加法模组及该第二平行加法模组,可 将该第一平行加法模组输出之温度计刻度数与该 进位输出相加后转换成一二进位高权重加总及一 总进位输出;以及 一第二温度计刻度数至二进位转换模组,耦接至该 第二平行加法模组,可将该温度计刻度数转换成一 二进位低权重加总。 2.如申请专利范围第1项所述之利用算盘运算原理 之加法器电路,其中该底数为16。 3.如申请专利范围第2项所述之利用算盘运算原理 之加法器电路,其中该第一二进位至算盘转换模组 具有四个二位元输入a0a1a2a3,其第一高权重数具有 三个珠子,且以H2AH1AH0A表示,每个珠子之权重为4,该 第一低权重数亦具有三个珠子,L2AL1AL0A表示,每个 珠子之权重为1。 4.如申请专利范围第3项所述之利用算盘运算原理 之加法器电路,其中该第二二进位至算盘转换模组 具有四个二位元输入b3b2b1b0,其第一高权重数具有 三个珠子,且以H2BH1BH0B表示,每个珠子之权重为4,该 第一低权重数亦具有三个珠子,且以L2BL1BL0B表示, 每个珠子之权重为1。 5.如申请专利范围第4项所述之利用算盘运算原理 之加法器电路,其中该第一二进位至算盘转换模组 之转换方式为:H2=a3a2,H1=a3,H0=a3+a2,L2=a1a0,L1=a1,L0=a1+a0 ;而该第二二进位至算盘转换模组之转换方式为:H2 =b3b2,H1=b3,H0=b3+b2,L2=b1b0,L1=b1,L0=b1+b0。 6.如申请专利范围第5项所述之利用算盘运算原理 之加法器电路,其中该第一平行加法模组及该第二 平行加法模组系由若干传输闸所组成,其中该第一 平行加法模组可接收该H2AH1AH0A及该H2BH1BH0B,并具有 k0、k1、k2、k3、k4及k5等六位温度计刻度输出;该第 二平行加法模组可接收该L2AL1AL0A及该L2BL1BL0B,并具 有k0、k1、k2、k3、k4及k5等六位温度计刻度输出。 7.如申请专利范围第6项所述之利用算盘运算原理 之加法器电路,其中该k0=(H'0A)(H0B)+(f2)(1)+(f1)(1)+(H2A) (1); k1=(H'0A)(H1B)+(f2)(H0B)+(f1)(1)+(H2A)(1); k2=(H'0A)(H2B)+(f2)(H1B)+(f1)(H0B)+(H2A)(1); k3=(H'0A)(0)+(f2)(H2B)+(f1)(H1B)+(H2A)(H0B); k4=(H'0A)(0)+(f2)(0)+(f1)(H2B)+(H2A)(H1B); k5=(H'0A)(0)+(f2)(0)+(f1)(0)+(H2A)(H2B)。 8.如申请专利范围第7项所述之利用算盘运算原理 之加法器电路,其中该f1=H'2AH1A或L'2AL1A,f2=H'1AH0A或L' 1AL0A。 9.如申请专利范围第8项所述之利用算盘运算原理 之加法器电路,其中该第一温度计刻度数至二进位 转换模组具有两位元之二进位高权重加总S3、S2及 一位元之总进位输出Cout,其中该 S3=k5+k4Cin+k'2k0Cin+k'3k1C'in; S2 =k'0Cin+k'1k0C'in+k'2k1Cin+k'3k2C'in+ k'4k3Cin+k'5k4C'in+k5 Cin;该第二温度计刻度数至二进位转换模组具有两 位元之二进位高权重加总S1、S0,其中该S1=k5+k4Cin+k' 2k0Cin+k'3k1C'in; S0=k'0Cin+k'1k0C'in+k'2k1Cin+k'3k2C'in+ k'4k3Cin+k'5k4C'in+k5Cin 。 图式简单说明: 图1(a)为一示意,其绘示习知算盘珠子之示意图。 图1(b)为一示意图,其绘示本案一较佳实施例之利 用算盘运算原理之加法器电路所使用之算盘珠子 示意图。 图2为一示意图,其绘示本案一较佳实施例之利用 算盘运算原理之加法器电路之示意图。 图3(a)为一示意图,其绘示本案之第一平行加法模 组及第二平行加法模组于H2AH1AH0A等于000时,其内部 传输闸之电路示意图。 图3(b)为一示意图,绘示本案之第一平行加法模组 及第二平行加法模组于H2AH1AH0A等于001或011时,其内 部传输闸之电路示意图。 图3(c)为一示意图,其绘示本案之第一平行加法模 组及第二平行加法模组于H2AH1AH0A等于111时,其内部 传输闸之电路示意图。 |
