同步的RAM存储电路

摘要

本发明涉及一种RAM存储电路，其包括：多个可被选择性地寻址的存储单元；用于接收和发送数据的数据连接端子；用于接收用于选择存储单元的地址信息的地址输入端；用于接收命令的命令输入端；用于接收系统时钟信号的时钟输入端；存取控制装置，其响应所述地址信息和已接收的命令，以便在系统时钟信号的控制下将所接收的数据写入到利用所述地址信息所选择的存储单元或者从利用所述地址信息所选择的存储单元中读取要发送的数据；用于利用接收选通信号来对所接收的数据进行采样的接收采样电路；用于利用发送选通信号来对要发送的数据进行采样的发送采样电路；发送选通信号产生装置，其在通过所接收的系统时钟信号来进行同步的情况下产生发送选通信号。本发明提供一种接收选通信号产生装置，其在通过所接收的系统时钟信号来进行同步的情况下在内部产生接收选通信号。

主权项

1.一种RAM存储电路(220；320)，包括：多个可被选择性地寻址的存储单元(26)；用于接收和发送数据(DAT′，DAT)的数据连接端子(D)；用于接收用于选择存储单元的地址信息(ADR)的地址输入端(A)；用于接收命令的命令输入端(B)；用于接收系统时钟信号(CLK)的时钟输入端(C)；存取控制装置(25)，其响应所述地址信息和已接收的命令，以便在所述系统时钟信号的控制下将所接收的数据写入到已利用所述地址信息选择的存储单元或者从所述存储单元中读取要发送的数据；用于利用接收选通信号(ESS)来对所接收的数据进行采样的接收采样电路(DE)；用于利用发送选通信号(SSS)来对要发送的数据进行采样的发送采样电路(DS)；发送选通信号产生装置(TG)，其在通过所接收的系统时钟信号来进行同步的情况下产生发送选通信号；其特征在于，接收选通信号产生装置(TG)，所述接收选通信号产生装置(TG)在通过所接收的系统时钟信号(cLK)来进行同步的情况下在内部产生接收选通信号(ESS)。