可阻断寄生损失电流的高功率射频集成电路及其制造方法

摘要

本发明提供一种可阻断寄生损失电流的高功率射频集成电路及其制造方法，其是在高功率射频组件完成包括电感组件在内的半导体基底正面工艺步骤后，基底背面须经过研磨处理至一定厚度，之后可进行背面沟槽式接触窗的显影蚀刻步骤，并进行一背面氧化绝缘层的沉积，使此氧化绝缘层配置在基底中且正位于电感组件下方，以阻断电感组件在该基底中因电磁感应产生的损失寄生电流，并改进电感组件在高频操作下的效能。

主权项

1、一种可阻断寄生损失电流的高功率射频集成电路，其特征在于，其结构包括：一半导体基底，其上具有一有源区域及一隔离区域；多个有源组件，其配置在该半导体基底的有源区域内；多个隔离结构，其设置在该隔离区域内，且用以隔离所述有源组件；至少一介电层，其位于该半导体基底上，使其覆盖在该有源组件及该隔离结构上，以绝缘其上和其下的组件；数个电感组件，其形成于该隔离结构上方的该介电层表面；及一沟槽式绝缘层，其配置在该电感组件下方的所述半导体基底中，使该沟槽式绝缘层直接连接该隔离结构。