| 主权项 |
1.一种测试存取连接埠,其包括:一测试时脉输入;一测试模式选择输入;一输入测试资料之输入端;一输出测试资料之输出端;一控制器,其连接至该测试时脉输入与该测试模式选择输入,该控制器提供一Update-DR信号、一Clock-DR信号、一Update-DR信号及一Shift-DR信号,并具有一控制滙流排输入;一指令暂存器,其连接至该输入测试资料之输入端与该输出测试资料之输出端,并具有一控制滙流排输出连接至该控制器,该指令暂存器也具有一模式信号输出;一边界扫描暂存器,其连接至功能资料信号、该输入测试资料之输入端、该输出测试资料之输出端、该模式信号输出、该Update-DR信号以及该Shift-DR信号,该边界扫描暂存器具有一修改的Clock-DR输入;一延迟电路,其连接至该测试时脉输入,并具有一延迟的时脉输出;以及传播测试电路,其连接至该延迟的时脉输出、该控制滙流排、该Update-DR信号、Clock-DR信号以及该修改的Clock-DR输入,以测试由该边界扫描暂存器所接收之功能信号的传播。2.一种测试存取连接埠,其包括:一测试时脉输入;一测试模式选择输入;一输入测试资料之输入端;一输出测试资料之输出端;一控制器,其连接至该测试时脉输入与该测试模式选择输入,该控制器提供一Update-DR信号、一Clock-DR信号、一Update-DR信号及一Shift-DR信号,并具有一控制滙流排输入;一指令暂存器,其连接至该输入测试资料之输入端与该输出测试资料之输出端,并具有一控制滙流排输出连接至该控制器,该指令暂存器也具有一模式信号输出与一测试信号输出;一边界扫描暂存器,其连接至功能资料信号、该输入测试资料之输入端、该输出测试资料之输出端、该模式信号输出、该测试信号输出、该Update-DR信号以及该Shift-DR信号,该边界扫描暂存器具有一修改的Clock-DR输入;一延迟电路,其连接至该测试时脉输入,并具有一延迟的时脉输出;以及衰减测试电路,其连接至该延迟的时脉输出、该控制滙流排、该Update-DR信号、该Clock-DR信号以及该修改的Clock-DR输入,以测试由该边界扫描暂存器所接收之功能信号的RC时间衰减。3.一种测试存取连接埠,其包括:一测试时脉输入;一测试模式选择输入;一输入测试资料之输入端;一输出测试资料之输出端;一控制器,其连接至该测试时脉输入与该测试模式选择输入,该控制器提供一Update-DR信号、一Clock-DR信号、一Update-DR信号及一Shift-DR信号,并具有一控制滙流排输入;一指令暂存器,其连接至该输入测试资料之输入端与该输出测试资料之输出端,并具有一控制滙流排输出连接至该控制器,该指令暂存器也具有一模式信号输出与一测试信号输出;一边界扫描暂存器,其连接至功能资料信号、该输入测试资料之输入端、该输出测试资料之输出端、该模式信号输出、该测试信号输出以及该Shift-DR信号,该边界扫描暂存器具有一修改的Clock-DR输入、一切换输入、一旗标输入以及一修改的Update-DR输入;一延迟电路,其连接至该测试时脉输入,并具有一延迟的时脉输出;以及循环测试电路,其连接至该延迟的时脉输出、该控制滙流排、该Update-DR信号、该Clock-DR信号、该修改的Clock-DR输入、该修改的Update-DR输入、该切换输入以及该旗标输入,以测试由该边界扫描暂存器所接收之切换的功能信号。4.一种用以执行一测试的方法,其包括:在一互连电路的输入处应用一测试资料信号,该互连电路在一JTAG测试存取连接埠控制器的一Update-DR状态期间,于一定义时间具有一输入;在该定义时间后的一可选时间,在一JTAG测试存取连接埠控制器的至少部份控制下,在该互连电路输出处,执行该测试资料信号的一样本,该可选时间系发生于该控制器一般在该Update-DR状态后的一Capture-DR状态期间,该测试资料信号的正常样本之前;以及于该Capture-DR状态一般在该Update-DR状态后的期间,在该JTAG测试存取连接埠控制器的至少部份控制下,在该互连电路输出处,避免该测试资料信号的正常样本。5.一种用以执行一测试的方法,其包括:在具有一输出之一互连电路的该输入处,应用一测试资料信号,维持一时间周期始于一Update-DR状态期间的一定义时间,该Update-DR状态系发生于一JTAG测试存取连接埠控制器中,其稍后接着一Capture-DR状态;在该定义时间之后与该Capture-DR状态之前的一可选择时间,在一JTAG测试存取连接埠控制器之至少部份控制下,在该互连电路输出处,执行该测试资料信号之一第一样本;以及于该控制器一般发生在该Update-DR状态后的该第一Capture-DR状态期间,在该JTAG测试存取连接埠控制器的至少部份控制下,在该互连电路输出处,执行该测试资料信号的一第二样本。6.一种用于测试一第一与第二装置间之一互连电路的方法,其包括以下步骤:将一刺激信号从该第一装置应用到该互连电路;在该第二装置中,观察该互连电路在一JTAG测试存取连接埠控制器的至少部份控制下,对该刺激信号的暂态回应;以及在该第二装置中,观察该互连电路在一JTAG测试存取连接埠控制器的至少部份控制下,对该刺激信号的稳态回应。图式简单说明:图1为传统JTAG互连电路测试操作的方块图以及相关的时序图。图2为传统JTAG互连电路测试操作第一范例限制的方块图以及相关的时序图。图2A为传统JTAG互连电路测试操作第二范例限制的方块图以及相关的时序图。图3根据本发明,为DC互连电路Propagation Test操作的方块图以及时序图。图4根据本发明,为AC互连电路Propagation Test操作的方块图以及时序图。图5为积体电路基本JTAG架构的方块图。图6为基本JTAG架构改善后的方块图,该架构可允许本发明的Propagation Test指令。图7为本发明Propagation Test指令的时序图。图8A为本发明延迟电路第一实施范例的方块图。图8B为本发明延迟电路第二实施范例的方块图。图8C为本发明延迟电路第三实施范例的方块图。图8D为本发明延迟电路第四实施范例的方块图。图8E为图8D延迟电路之精细与粗略延迟程式设计的时序图。图9为传统JTAG TAP控制器状态图。图10状态图显示在传统JTAG TAP图的某些状态上,由Propagation Test指令所提供的变更。图11为传统TAP Clock-DR闸控电路的方块图,该闸控电路可在Shift-DR与Capture-DR TAP状态期间,产生Clock-DR信号并作出明确的真値表。图12为传统TAP Clock-DR闸控电路修改后的方块图,该闸控电路可支援本发明的Propagation Test指令。图13为加入TAP的Update-DR状态侦测电路方块图,该电路可支援本发明的Propagation Test指令。图14根据本发明,为AC互连电路Decay Test操作的方块图以及时序图。图15为基本JTAG架构改善后的方块图,该架构可允许本发明的Decay Test指令。图16为本发明Decay Test指令的时序图。图17为Decay Test指令在传统JTAG TAP图某个状态上的冲击流程图。图18A为「完全」输入边界扫描单元修改后的方块图,以使该等单元可执行本发明的Decay Test指令。图18B为仅观察输入边界扫描单元(Observe Only InputBoundary Scan Cell)修改后的方块图,以使该等单元可执行本发明的Decay Test指令。图18C为图18A与18B方块图中所用电路的方块图。图19为Decay Test指令第一操作范例的方块图。图20为Decay Test指令第二操作范例的方块图。图21为Decay Test指令第三操作范例的方块图。图22根据本发明,为AC互连电路Cycle Test操作的方块图以及时序图。图23为基本JTAG架构改善后的方块图,该架构可提供本发明的Cycle Test指令。图24A为Cycle Test指令操作的时序图范例,其中该指令可在Update-IR状态后的Run Test/Idle状态中执行。图24B为Cycle Test指令操作的时序图范例,其中该指令可在Update-DR状态后的Run Test/Idle状态中执行。图24C为藉由扫描与更新另一指令来终止Cycle Test指令的时序图范例。图25为Cycle Test指令在传统JTAG TAP图某个状态上的冲击流程图。图26A为加入TAP的电路方块图,该电路可用来侦测RunTest/Idle与Update-DR状态,以支援本发明的PropagationTest指令与Cycle Test指令。图26B为加入TAP的Capture-DR状态侦测电路方块图,该电路可支援本发明的Cycle Test指令。图27A为「完全」输入边界扫描单元修改后的方块图,以使该等单元可执行本发明的Cycle Test指令。图27B为仅观察输入边界扫描单元修改后的方块图,以使该等单元可执行本发明的Cycle Test指令。图27C为图27A与27B方块图中所用电路的方块图。图28为输出边界扫描单元修改后的方块图,以使该等单元可执行本发明的Cycle Test指令。图29为积体电路间的范例差动AC耦合互连电路方块图,该电路可使用本发明的Propagation、Decay及CycleTest指令而提供测试。图30为传统1149.1测试领域与1149.1测试领域间的AC耦合互连电路测试方块图,增加该测试领域系为了包括本发明的Propagation与Decay Test指令。 |
