| 主权项 |
1.一种半导体积体电路,具备有:积体电路区域;及分别具有将该积体电路区域和外部电性连接用的元件形成区域之复数个I/O单元,其特征为:在上述各I/O单元之元件形成区域上,设置有至少1个以上之输出入信号用电极接垫、及电源用电极接垫或GND用电极接垫。2.一种半导体积体电路,具备有:积体电路区域;及分别具有将该积体电路区域和外部电性连接用的元件形成区域之复数个I/O单元,其特征为:在上述各I/O单元之元件形成区域上,设置有输出入信号用电极接垫、电源用电极接垫及GND用电极接垫。3.一种半导体积体电路,具备有:积体电路区域;及分别具有将该积体电路区域和外部电性连接用的元件形成区域之复数个I/O单元,其特征为:混合地配置有:在上述元件形成区域上设置有电源用电极接垫及1个以上之输出入信号用电极接垫的I/O单元、及在上述元件形成区域上设置有GND用电极接垫及1个以上之输出入信号用电极接垫的I/O单元。4.一种半导体积体电路,具备有:积体电路区域;及分别具有从该积体电路区域之周缘部朝向外方形成,且和外部电性连接用的元件形成区域之复数个I/O单元,其特征为:在上述元件形成区域上,从周缘侧之内侧朝向外侧依序地分别设置之2个输出入信号用电极接垫及1个电源用电极接垫之相邻的一对第1之I/O单元、及在上述元件形成区域上从内侧朝向外侧依序地分别设置之2个输出入信号用电极接垫及1个GND电极接垫之相邻的一对第2之I/O单元,系混合地配置,又,上述相邻之一对第1之I/O单元中各输出入信号用电极接垫及电源用电极接垫,系涵盖在一对之I/O单元上而形成,同时,上述相邻之一对第2之I/O单元中各输出入信号用电极接垫及GND用电极接垫,系涵盖在一对之I/O单元上而形成。5.如申请专利范围第4项之半导体积体电路,其中涵盖在各一对之I/O单元上而形成的内侧之输出入信号用电极接垫的一部分,系延伸到靠近其外侧而设置的中间侧之输出入信号用电极接垫,同时,该中间侧之输出入信号用电极接垫之一部分系延伸到外侧之电源用电极接垫。6.如申请专利范围第4项之半导体积体电路,其中涵盖在各一对之I/O单元上而形成的内侧之输出入信号用电极接垫的一部分,系通过靠近其外侧而设置的中间侧之输出入信号用电极接垫之侧方而延伸到外侧之电源用电极接垫,同时,该中间侧之输出入信号用电极接垫之一部分系延伸到外侧之电源用电极接垫。7.一种半导体积体电路,具备有:积体电路区域;及分别具有从该积体电路区域之周缘部朝向外方形成,且和外部电性连接用的元件形成区域之复数个I/O单元,其特征为:在上述元件形成区域上,从周缘侧之内侧朝向外侧依序地分别设置之2个输出入信号用电极接垫及1个电源用电极接垫之相邻的4个I/O单元所形成的第1单元群、及在上述元件形成区域上从内侧朝向外侧依序地分别设置之2个输出入信号用电极接垫及1个GND用电极接垫之相邻的4个I/O单元所形成的第2单元群,系混合地配置,又,上述第1单元群中2组之相邻的一对I/O单元中各输出入信号用电极接垫,系涵盖在一对之I/O单元上而形成,同时,电源用电极接垫系在第1单元群中涵盖4个I/O单元而形成,上述第2单元群中2组之相邻的一对I/O单元中各输出入信号用电极接垫,系涵盖在一对之I/O单元上而形成,同时,GND用电极接垫系涵盖在该第2单元群中之4个I/O单元而形成。8.一种半导体积体电路之制造方法,其特征为:具备有形成积体电路区域及I/O单元区域的步骤;在既定位置上形成穿孔的步骤;在上述穿孔上形成输出入信号用电极接垫的步骤;及在上述积体电路区域上形成保护膜的步骤,更具备有:在上述I/O单元区域上,除了各输出入信号用电极接垫以外,并形成有电源用电极接垫及/或GND用电极接垫的步骤。图式简单说明:第1A图系显示本发明之实施形态的半导体积体电路之概略构成之平面图。第1B图系第1A图之A-A'的剖面图。第1C图系第1B图之B部放大图。第2图系对应于第1A图之C部的I/O单元部之放大平面图。第3图系同一半导体积体电路之变形例之I/O单元部之放大平面图。第4图系同一半导体积体电路之变形例之I/O单元部之放大平面图。第5图系同一半导体积体电路之变形例之I/O单元部之放大平面图。第6图系同一半导体积体电路之变形例之I/O单元部之放大平面图。第7图系同一半导体积体电路之变形例之I/O单元部之放大平面图。第8A图系显示说明本发明之半导体积体电路之制造方法的输出入电路形成步骤之剖面图。第8B图系显示同一制造方法之积层穿孔形成步骤之剖面图。第8C图系显示同一制造方法之电极接垫形成步骤之剖面图。第8D图系显示同一制造方法之保护膜形成步骤之剖面图。第9A图系显示以往例之半导体积体电路之概略构成之平面图。第9B图系第9A图之D-D'剖面图。第9C图系第9B图之E部放大图。第10图系对应于第9A图之F部的I/O单元部之放大平面图。 |
