| 主权项 |
1.一种于半导体制程中降低晶圆电荷伤害的方法,包含有:提供一半导体基底,其上具有复数个积体电路晶方,各该积体电路晶方由切割道互相分开,其中各该积体电路晶方包含有至少一第一元件区域、第二元件区域以及浅沟绝缘虚设区域;于该半导体基底上形成第一离子布植遮罩,该第一离子布植遮罩覆盖住该第二元件区域以及该浅沟绝缘虚设区域,但暴露出该第一元件区域之该半导体基底的表面;将掺质植入该第一元件区域暴露出来之该半导体基底的表面,以形成第一掺杂区域;去除该第一离子布植遮罩;于该半导体基底上形成第二离子布植遮罩,该第二离子布植遮罩覆盖住该第一元件区域,但暴露出该第一元件区域之该半导体基底的表面以及该浅沟绝缘虚设区域内的复数个浅沟绝缘虚设结构;以及将掺质植入该第二元件区域暴露出来之该半导体基底的表面,以形成第二掺杂区域。2.如申请专利范围第1项所述之一种于半导体制程中降低晶圆电荷伤害的方法,其中在该第一元件区域内形成有第一闸极以及第一闸极氧化层形成在该第一闸极与该半导体基底之间。3.如申请专利范围第1项所述之一种于半导体制程中降低晶圆电荷伤害的方法,其中在该第二元件区域内形成有第二闸极以及第二闸极氧化层形成在该第二闸极与该半导体基底之间。4.如申请专利范围第1项所述之一种于半导体制程中降低晶圆电荷伤害的方法,其中该第二元件区域系为高压元件区域,该第二掺杂区域系为即将形成在该高压元件区域内的金氧半导体电晶体元件的轻掺杂汲极(LDD)区域。5.如申请专利范围第4项所述之一种于半导体制程中降低晶圆电荷伤害的方法,其中该金氧半导体电晶体元件为NMOS电晶体元件。6.如申请专利范围第1项所述之一种于半导体制程中降低晶圆电荷伤害的方法,其中该复数个浅沟绝缘虚设结构在各该积体电路晶方内暴露出部分的该半导体基底之表面。7.如申请专利范围第1项所述之一种于半导体制程中降低晶圆电荷伤害的方法,其中将掺质植入该第二元件区域暴露出来之该半导体基底的表面的步骤系在一中电流离子布植机中进行者。8.一种制作积体电路的方法,包含有:提供一半导体基底,其上具有至少一积体电路晶方区域以及围绕该积体电路晶方区域之切割道;同时于该积体电路晶方区域内形成第一浅沟绝缘区域以及第二浅沟绝缘区域,其中该第一浅沟绝缘区域电性隔离第一元件区域与第二元件区域,而该第二浅沟绝缘区域内具有复数个浅沟绝缘虚设结构;于该第一元件区域内以及该第二元件区域内分别形成第一闸极与第二闸极;遮蔽该第一元件区域,但暴露出该第二元件区域以及该第二浅沟绝缘区域内的该复数个浅沟绝缘虚设结构;以及进行一离子布植制程,将掺质植入该第二元件区域。9.如申请专利范围第8项所述之一种制作积体电路的方法,其中该离子布植制程系在一中电流离子布植机中进行者。10.一种于半导体制程中降低晶圆电荷伤害的方法,包含有:提供一半导体基底,其上具有复数个积体电路晶方,各该积体电路晶方由切割道互相分开,其中各该积体电路晶方包含有至少一第一元件区域、第二元件区域以及非主动区域;于该半导体基底上形成第一离子布植遮罩,该第一离子布植遮罩覆盖住该第二元件区域以及该非主动区域,但暴露出该第一元件区域之该半导体基底的表面;将掺质植入该第一元件区域暴露出来之该半导体基底的表面,以形成第一掺杂区域;去除该第一离子布植遮罩;于该半导体基底上形成第二离子布植遮罩,该第二离子布植遮罩覆盖住该第一元件区域,但暴露出该第一元件区域之该半导体基底的表面以及该非主动区域内的该半导体基底;以及将掺质植入该第二元件区域暴露出来之该半导体基底的表面,以形成第二掺杂区域。图式简单说明:第1图绘示的是在半导体基底中形成高电压元件的轻掺杂汲极或源极的离子布植光阻遮罩布局示意图。第2图绘示的是本发明较佳实施例在半导体基底中形成高电压元件的轻掺杂汲极或源极的离子布植光阻遮罩布局示意图。第3至6图绘示的是本发明较佳实施例在积体电路制作过程中降低晶圆电荷伤害的方法的剖面示意图。第7至10图绘示的是本发明另一较佳实施例在积体电路制作过程中降低晶圆电荷伤害的方法的剖面示意图。 |
