| 主权项 |
1.一用以解决积体电路实体设计中由元件及内连线所组成之网状结构的时序违反问题的方法,该方法包含:针对该网状结构执行一时序分析程序以选择出于该网状结构中至少一个具有一违反时序之可能性的元件与内连线;以及执行一选择性在位最适化程序,其中,该选择性在位最适化程序包含一辨认程序以辨认该网状结构中具有最大该违反时序之可能性的元件或内连线,并随后针对所辨认出之该元件或该内连线执行一在位最适化程序。2.如权利请求项1所示之方法,其中上述之执行该选择性在位最适化程序之步骤包含:获取一使用者所提供之条件,其中该使用者所提供之条件包含格延迟(cell delay)、转换时间、内连线电容値与内连线延迟;产生一组整体设计所需之回报资讯,其中该回报资讯包含时序、转换、电容値违反资料、电阻电容讯息与关键内连线;扫描该回报资讯并产生一选择清单;自该选择清单中移除时脉讯号内连线并执行一逻辑操作以根据该使用者所提供条件选择出具有最大该违反时序之可能性的该元件、内连线或两者同时选取;以及针对所选择之该元件、该内连线或两者同时执行该在位最适化程序。3.如权利请求项2所述之方法,其中上述所选择之具有最大违反时序之可能性的该元件或该内连线系储存于一内连线档案中。4.如权利请求项1所述之方法,其中上述之选择性在位最适化程序至少包含:最适化扇出(fanout)、缩减元件体积与增加元件体积。5.一用以解决积体电路实体设计中由元件及内连线所组成之网状结构的时序违反问题之系统,该系统包含:一处理器以针对该网状结构中至少一个具有一违反时序之可能性的元件或内连线进行一时序分析程序;以及执行装置以执行一选择性在位最适化程序,其中该选择性在位最适化程序包含一辨认程序以辨认该网状结构中具有最大该违反时序之可能性的元件或内连线,并随后针对所辨认出之该元件或该内连线执行一在位最适化程序。图式简单说明:第一图所示系为一传统在位最适化程序之步骤流程图;第二图所示系为本发明之一实施例的步骤流程图;第三图所示系为一根据本发明之一实施例所建构之选择性在位最适化程序的步骤流程图;第四图所示系为第三图中所示程序的其他细部内容;第五A图所示系为一电容违反档案(capacitanceviolation file)范例;第五B图所示系为一转换时序回报资讯(transitiontiming report)范例;第五C图所示系为一关键内连线回报资讯(criticalnet report)范例;第五D图所示系为一时序分析回报资讯档案(timinganalysis report file);第五E图所示系为一选择性在位最适化程序之内连线档案(Netfile)范例;以及第六图所示系为一在位最适化程序指令档案范例。 |
