| 主权项 |
1.一种非及型快闪记忆体装置,其包含:一单元区块,其包括一用于根据一局部串选择讯号传送复数个位元线讯号之串选择器、一用于根据一局部源极选择讯号SSL传送一共同源极线讯号之源极选择器、一用于根据复数个位元线讯号储存预定资料的单元串单元、该共同源极线讯号及复数个局部字元线讯号;一X解码器,其用于根据一操作讯号将一整体串选择讯号、一整体源极选择讯号及复数个整体字元线讯号中之每一个传送至该局部串选择讯号、该局部源极选择讯号及复数个该等局部字元线讯号:及一切换电路,其用于根据一预定控制讯号将一接地电压讯号施加至该局部串选择讯号及该局部源极选择讯号。2.如申请专利范围第1项之非及型快闪记忆体装置,其进一步包含:一串放电电晶体,其用于根据该控制讯号将该接地电压传送至该局部串选择讯号;及一源极放电电晶体,其用于将该接地电压传送至该局部源极选择讯号。3.如申请专利范围第2项之非及型快闪记忆体装置,其中该施加至耦合至一选定单元区块之该切换电路的控制讯号为逻辑低位准而该施加至耦合至一未选定单元区块之该切换电路的控制讯号为逻辑高位准。4.如申请专利范围第1项之非及型快闪记忆体装置,其进一步包含一页面缓冲器,其用于根据一读取操作讯号将一侦测电压施加至该位元线且用于根据该侦测电压之一状态感测一记忆体单元之程式化及擦除状态。5.如申请专利范围第1项之非及型快闪记忆体装置,其中该单元区块包含:连接至复数个位元线的复数个串选择电晶体,其根据该局部串选择讯号传送该等位元线讯号;连接至一共同源极线的复数个源极选择电晶体,其根据该局部源极选择讯号传送该共同源极线讯号;及复数个单元串,其中复数个记忆体单元串联连接在该等串选择电晶体与该等源极选择电晶体之间;其中该等局部字元线耦合至配置于该等单元串中之相同位置上的该等记忆体单元之每一闸极以便根据该等位元线讯号、该共同源极线讯号及该等局部字元线讯号储存预定资料。6.如申请专利范围第1项之非及型快闪记忆体装置,其中该X解码器包含:一串传输电晶体,其用于根据该操作讯号将该整体串选择讯号传送至该局部串选择讯号;一源极传输电晶体,其用于将该整体源极选择讯号传送至该局部源极传输讯号;及复数个字元线传输电晶体,其用于将该等整体字元线讯号传送至该等局部字元线讯号。7.如申请专利范围第1项之非及型快闪记忆体装置,其中该等单元区块之间的该等源极选择器彼此电连接以共同将该局部源极选择讯号施加至至少多于两个单元区块之该等源极选择器。8.如申请专利范围第1项之非及型快闪记忆体装置,其中该等单元区块之间的该等源极选择器彼此电隔离以独立地将该局部源极选择讯号施加至该单元区块之源极选择器。9.一种读取一非及型快闪记忆体装置之方法,该非及型快闪记忆体装置包含:复数个单元区块,其中每一个均包括串联连接在连接至复数个位元线上之复数个串选择电晶体与连接至一共同源极线之复数个源极选择电晶体之间的复数个单元串;一连接至复数个串选择电晶体之闸极端子的局部串选择线、一连接至复数个源极选择电晶体之闸极端子的局部源极选择线及连接至该等单元串中之记忆体单元之闸极端子的复数个局部字元线;一X解码器,其包括一连接在一整体串选择线与该局部串选择线之间的串传输电晶体、一连接在一整体源极选择线与该局部源极选择线之间的源极传输电晶体及连接在复数个整体字元线与复数个该等局部字元线之间的复数个字元线传输电晶体,所有该等电晶体均可由一操作电压操作;一切换电路,其包括一连接在一接地电压与该局部串选择线之间的串放电电晶体及一连接在该接地电压与该局部源极选择线之间的源极放电电晶体,该切换电路之所有该等电晶体都由一控制电压驱动;及一页面缓冲器,其用于将一侦测电压施加至该等位元线以作为对一读取操作讯号的响应从而根据该侦测电压之一条件感测该等记忆体单元之程式化及擦除状态,该方法包含以下步骤:将整体串及源极选择电压施加至该X解码器、将一通路电压施加至复数个未选定字元线而将一读取电压施加至一选定字元线、且将该逻辑高位准操作电压施加至连接至该选定单元区块之该X解码器而将该逻辑低位准操作电压施加至连接至该未选定单元区块之该X解码器;将该逻辑低位准控制电压施加至耦合至该选定单元区块的该切换电路上而将该逻辑低位准控制电压施加至耦合至该未选定单元区块之该切换电路上;及将该接地电压施加至该共同源极线及一表体上且在藉由该页面缓冲器将该侦测电压施加至该选定位元线后感测该感测电压的变化。10.如申请专利范围第9项之方法,其中该整体串选择电压、该整体源极选择电压及该通路电压之使用范围为4.0 V至5.0 V,而该读取电压使用一接地电压。11.如申请专利范围第9项之方法,其中施加至该耦合至该选定单元区块的X解码器上的该逻辑高位准操作电压之使用范围为4.0 V+2 Vt至5.0 V+2 Vt,而施加至该耦合至该未选定单元区块的X解码器上的该逻辑低位准操作电压使用一接地电压。12.如申请专利范围第9项之方法,其中施加至该耦合至该选定单元区块之切换电路上的该控制电压是逻辑低位准,而施加至该耦合至该未选定单元区块之切换电路上的该控制电压是逻辑高位准。图式简单说明:图1系说明将0 V电压施加至未选定单元区块之串选择电晶体而其中源极选择电晶体是浮动的特征之示意图;图2系根据本发明之一非及型快闪记忆体装置之电路图;及图3及图4系展示根据本发明之非及型快闪记忆体装置中之泄漏电流的图。 |
