逻辑合成流程中最佳化关键路径时序之方法

摘要

本发明揭示逻辑电路合成流程中最佳化关键路径时序之方法与系统。一传递延迟最佳化之第一时脉逻辑单元耦接于一路径逻辑电路之前，另一设定时间最佳化之第二时脉逻辑单元则耦接于该路径逻辑电路之后，其逻辑功能则与第一时脉逻辑单元相同。关键路径时序系由第一时脉逻辑电路单元之传递延迟、路径逻辑电路之传递延迟与第二时脉逻辑电路单元之设定时间来决定。在此形式下，设计速度与耗电量可藉由关键路径其较佳之时脉最佳化得到改善。