| 主权项 |
1.一种非挥发性双电晶体-半导体记忆体单元,其具有一记忆体电晶体(ST),其具有一预定的临界电压,且具有一源极及汲极区域(2),一通道区域系位于一基板(1)内该二区域之间,该记忆体电晶体还具有一第一记忆体电晶体绝缘层(3)、一电荷储存层(4)、一第二记忆体电晶体绝缘层(5)及一记忆体电晶体控制层(6),其系形成于该通道区域的表面处;以及一选择电晶体(AT),其具有一预定的临界电压,且具有一源极及汲极区域(2),一通道区域系位于一基板(1)内该二区域之间,该选择电晶体还具有一第一选择电晶体绝缘层(3')及一选择电晶体控制层(4*),其系形成于该通道区域的表面处,该非挥发性双电晶体-半导体记忆体单元的特征在于为了该记忆体电晶体(ST)及该选择电晶体(AT)之临界电压(Vth)的独立最佳化,该选择电晶体控制层(4*)的形成方式与该电荷储存层(4)不同。2.如申请专利范围第1项之非挥发性双电晶体-半导体记忆体单元,其特征在于该选择电晶体控制层(4*)及该电荷储存层(4)具有一不同的材料及/或一不同的掺杂。3.如申请专利范围第1或2项之非挥发性双电晶体-半导体记忆体单元,其特征在于该基板(1)具有使用该第一导电型(P)掺杂的一半导体材料,该选择电晶体控制层(4*)具有使用该第一导电型(p)掺杂的一半导体材料,且该电荷储存层(4)具有使用该第二导电型(n)掺杂的一半导体材料,该第二导电型掺杂系与该第一导电型掺杂相反。4.如申请专利范围第1或2项之非挥发性双电晶体-半导体记忆体单元,其特征在于该第一导电型(p)之掺杂浓度系在该基板(1)、该等通道区域或一井区域中增加。5.如申请专利范围第1或2项之非挥发性双电晶体-半导体记忆体单元,其特征在于该第一记忆体电晶体绝缘层(3)及该第一选择电晶体绝缘层(3')都具有一SiO2层。6.如申请专利范围第1或2项之非挥发性双电晶体-半导体记忆体单元,其特征在于该电荷储存层(4)及该选择电晶体控制层(4*)都具有一多晶矽层及/或一金属层。7.如申请专利范围第1或2项之非挥发性双电晶体-半导体记忆体单元,其特征在于该记忆体电晶体(ST)及该选择电晶体(AT)系代表一NMOS及/或一PMOS电晶体。8.一种制造一非挥发性双电晶体-半导体记忆体单元之方法,其具有以下步骤:a)在一半导体基板(1)上形成一选择电晶体(AT)及一记忆体电晶体(ST)的一第一绝缘层(3,3'),该半导体基板(1)具有该第一导电型(p)之掺杂;b)在该第一绝缘层(3,3')的表面处形成一半导体层(4),该第一绝缘层在该选择电晶体(AT)的一区域内具有该第一导电型(p)之掺杂,且在该记忆体电晶体(ST)的一区域内具有该第二导电型(n)之掺杂,其系与该第一导电型相反;c)至少在该记忆体电晶体(ST)之区域内的导电半导体层(4)的表面处形成一第二绝缘层(5);d)至少在该记忆体电晶体(ST)之区域内的该第二绝缘层(5)之表面处形成一第二导电层(6);e)形成一遮罩层(7)并将其图案化;f)使用该图案化的遮罩层(7)在该选择电晶体(AT)及该记忆体电晶体(ST)之区域内形成层堆叠;以及g)使用该层堆叠作为遮罩,以形成源极及汲极区域(2),其具有该第二导电型(n)之掺杂。9.如申请专利范围第8项之方法,其特征为在步骤a)中,将使用该第一导电型(p)之基本掺杂、井掺杂及/或表面掺杂增加的一半导体基板(1)。10.如申请专利范围第8或9项之方法,其特征为在步骤a)中,一穿隧氧化层(TOX)系形成于该记忆体电晶体(ST)之区域中,且有一闸极氧化层(GOX)系形成于该选择电晶体(AT)之区域内。11.如申请专利范围第9项之方法,其特征为在步骤b)中将沈积一多晶矽层,且该选择电晶体(AT)及该记忆体电晶体(ST)之区域内不同的掺杂系藉由一遮蔽植入实施。12.如申请专利范围第9或11项之方法,其特征为在步骤c)中将形成一ONO层序列。13.如申请专利范围第9或11项之方法,其特征为在步骤d)中将沈积一第二多晶矽层,其具有该第二导电型(n)之一掺杂。14.如申请专利范围第9或11项之方法,其特征为在步骤e)中将形成一硬遮罩层。15.如申请专利范围第9或11项之方法,其特征为在步骤f)中将实施一各向异性蚀刻方法。16.如申请专利范围第9或11项之方法,其特征为在步骤g)中将实施一离子植入方法(I)。图式简单说明:图1为传统非挥发性双电晶体-半导体记忆体单元的简化断面图;图2为根据本发明之非挥发性双电晶体-半导体记忆体单元的简化断面图;图3A至3D之简化断面图系说明制造根据本发明之非挥发性双电晶体-半导体记忆体单元的必要步骤;图4A及4B之简化图式系说明电荷损失所引起的临界电压与时间的关系;以及图5A至5C系说明选择电晶体及记忆体电晶体中临界电压功函数的变化所产生的效应。 |
