| 主权项 |
1.一种制造半导体元件的方法,其包含:形成一下氧化矽膜的步骤;于该下氧化矽膜上形成一矽薄膜的步骤;以及藉一电浆氮化法,于该下氧化矽膜上形成一氮化矽膜,以完全氮化该矽薄膜的步骤,其中,形成有一多层绝缘薄膜,其包括至少该下氧化矽膜与该氮化矽膜。2.如申请专利范围第1项之制造半导体元件的方法,其更包含:藉一电浆氧化法而形成一上氧化矽膜的步骤,以氧化该氮化矽膜的一表面,其中,形成一多层绝缘薄膜,其系由该下氧化矽膜、该氮化矽膜与该上氧化矽膜所构成。3.如申请专利范围第1项之制造半导体元件的方法,其中该矽薄膜系在700℃或更低的温度条件下形成。4.如申请专利范围第1项之制造半导体元件的方法,其中该氮化矽膜系为一记忆体晶胞的电荷储存薄膜。5.如申请专利范围第2项之制造半导体元件的方法,其中该多层绝缘薄膜系形成以作为一介电薄膜,其系设置于该记忆体晶胞中之一漂浮闸极与一控制闸极之间。6.如申请专利范围第2项之制造半导体元件的方法,其中一闸极绝缘薄膜系藉电浆氧化法而与该上氧化矽膜同时形成于一周边电路区域中。7.如申请专利范围第1项之制造半导体元件的方法,其中该矽薄膜之薄膜厚度系为5nm或更高。8.如申请专利范围第1项之制造半导体元件的方法,其中该氮化矽膜系藉进行氮化制程而形成,其中在一含氮之来源气体的环境下,以微波激发电浆,以产生一氮自由基。9.如申请专利范围第8项之制造半导体元件的方法,其中该来源气体系不含氢。10.如申请专利范围第2项之制造半导体元件的方法,其中该上氧化矽膜系藉进行氧化制程而形成,其中在一含氧之来源气体的环境下,以微波激发电浆,以产生一氧自由基。11.如申请专利范围第10项之制造半导体元件的方法,其中该来源气体系不含氢。12.一种制造半导体元件的方法,其包含:藉一电浆氮化法,形成一氮化矽膜的步骤,以氮化一矽区域的表面;以及藉一电浆氧化法,同时氧化一氮化矽膜之表面与一面向该氮化矽膜之矽区域之表面的界面的步骤,且同时于其等之表面上形成一上氧化矽膜的步骤与于其等之界面上形成一下氧化矽膜的步骤,其中,系形成有一多层绝缘薄膜,其系由该下氧化矽膜、该氮化矽膜与该上氧化矽膜所构成。13.如申请专利范围第12项之制造半导体元件的方法,其中该形成于各记忆体晶胞中之矽区域系为一岛形漂浮闸极,且该多层绝缘薄膜系为一介电薄膜,其系设置于该记忆体晶胞中之该漂浮闸极与一控制闸极之间。14.如申请专利范围第12项之制造半导体元件的方法,其中该矽区域系为一半导体基材,且该多层绝缘薄膜系为该记忆体晶胞之一电荷储存薄膜,且该方法更包含:在形成该多层绝缘薄膜后,于该多层绝缘薄膜上形成一闸极电极的步骤。15.如申请专利范围第12项之制造半导体元件的方法,其中一闸极绝缘薄膜系藉电浆氧化法,而与该氧化矽膜同时形成于一周边电路区域中。16.如申请专利范围第12项之制造半导体元件的方法,其中该藉电浆氮化法形成之氮化矽膜的薄膜厚度系为15nm或更低。17.如申请专利范围第12项之制造半导体元件的方法,其中该氮化矽膜系藉进行氮化制程而形成,其中在一含氮之来源气体的环境下,以微波激发电浆,以产生一氮自由基。18.如申请专利范围第17项之制造半导体元件的方法,其中该来源气体系不含氢。19.如申请专利范围第12项之制造半导体元件的方法,其中该氧化矽膜系藉进行氧化制程而形成,其中在一含氧之来源气体的环境下,以微波激发电浆,以产生一氧自由基。20.如申请专利范围第19项之制造半导体元件的方法,其中该来源气体系不含氢。21.一种制造半导体元件的方法,其包含:形成一下氧化矽膜的步骤;藉一CVD方法,而于该下氧化矽膜上形成一氧化矽膜的步骤;以及藉一电浆氮化法,氧化该氮化矽膜之表面的步骤;其中,系形成有一多层绝缘薄膜,其系由该下氧化矽膜、该氮化矽膜与一上氧化矽膜所构成。22.如申请专利范围第21项之制造半导体元件的方法,其中该氮化矽膜系为一记忆体晶胞之电荷储存薄膜。23.如申请专利范围第21项之制造半导体元件的方法,其中该多层绝缘薄膜系形成以作为一介电薄膜,其系设置于该记忆体晶胞中之一漂浮闸极与一控制闸极之间。24.如申请专利范围第21项之制造半导体元件的方法,其中一闸极绝缘薄膜系藉电浆氧化法,而与该上氧化矽膜同时形成于一周边电路区域中。25.如申请专利范围第21项之制造半导体元件的方法,其中该藉CVD方法所形成之氮化矽膜的薄膜厚度系为5nm或更高。26.如申请专利范围第21项之制造半导体元件的方法,其中该氮化矽膜系藉进行氮化制程而形成,其中在一含氮之来源气体的环境下,以微波激发电浆,以产生一氮自由基。27.如申请专利范围第26项之制造半导体元件的方法,其中该来源气体系不含氢。28.如申请专利范围第21项之制造半导体元件的方法,其中该上氧化矽膜系藉进行氧化制程而形成,其中在一含氧之来源气体的环境下,以微波激发电浆,以产生一氧自由基。29.如申请专利范围第28项之制造半导体元件的方法,其中该来源气体系不含氢。30.一种半导体记忆元件,其包含:一记忆体晶胞,其包括:一半导体基材,一形成于该半导体基材上之绝缘薄膜,其包括一具有电荷捕捉功能之氮化矽膜,一经该绝缘薄膜而形成于该半导体基材上之闸极电极,以及形成于该半导体基材上之一对杂质扩散层,其中,该氮化矽膜系为均匀且密度大的氮化膜,且其系仅藉微波激发之电浆氮化方式或藉包括电浆氮化之一系列的处理步骤而形成。31.如申请专利范围第30项之半导体记忆元件,其中该绝缘薄膜系为一多层绝缘薄膜,其系由形成于一下氧化矽膜上之氮化矽膜所构成。32.如申请专利范围第30项之半导体记忆元件,其中该绝缘薄膜系为一多层绝缘薄膜,其系由该下氧化矽膜、该氮化矽膜与一上氧化矽膜所构成。33.如申请专利范围第31项之半导体记忆元件,其中该下氧化矽膜及/或该上氧化矽膜之一或二者系为均匀且密度大的氧化薄膜,其系藉微波激发之电浆氧化法而形成。34.如申请专利范围第33项之半导体记忆元件,其中一作为周边电路元件之电晶体的闸极绝缘薄膜系为一均匀且密度大的氧化薄膜,其系藉微波激发之电浆氧化法而形成,且与上氧化矽膜同时形成。35.一种半导体记忆元件,其包含:一半导体基材;一形成于该半导体基材上之闸极绝缘薄膜;一具有电荷捕捉功能之岛形漂浮闸极,该电荷捕捉功能系经该绝缘薄膜而形成于该半导体基材上;一形成于该漂浮闸极上之介电薄膜;一经该介电薄膜而形成于该漂浮闸极上之控制闸极;以及形成于该半导体基材上之一对杂质扩散层,其中,该介电薄膜包含一均匀且密度大的氮化矽膜,其系仅藉微波激发之电浆氮化方式或藉包括电浆氮化之一系列的处理步骤而形成。36.如申请专利范围第35项之半导体记忆元件,其中该绝缘薄膜系为一多层绝缘薄膜,其系由形成于一下氧化矽膜上之氮化矽膜所构成。37.如申请专利范围第35项之半导体记忆元件,其中该绝缘薄膜系为一多层绝缘薄膜,其系由该下氧化矽膜、该氮化矽膜与一上氧化矽膜所构成。38.如申请专利范围第36项之半导体记忆元件,其中该下氧化矽膜及/或该上氧化矽膜之一或二者系为均匀且密度大的氧化薄膜,其系藉微波激发之电浆氧化法而形成。图式简单说明:第1A至1C图系为用以解释本发明之第一态样的图式截面图;第2A及2B图系为用以解释本发明之第二态样的图式截面图;第3A及3B图系为用以解释本发明之第三态样的图式截面图;第4A及4B图系显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第5A及5B图系接续第4A及4B图,其显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第6A及6B图系接续第5A及5B图,其显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第7A与7B图系接续第6A及6B图,其显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第8A与8B图系接续第7A及7B图,其显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第9A与9B图系接续第8A及8B图,其显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第10A与10B图系接续第9A及9B图,其显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第11A与11B图系接续第10A及10B图,其显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第12A与12B图系接续第11A及11B图,其显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第13A与13B图系接续第12A及12B图,其显示用于制造第一具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第14图系为显示一电浆处理器之概要构形的图式,该电浆处理器系设置有一用于各具体实施例之径线槽天线;第15A及15B图系显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第16A及16B图系接续第15A及15B图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第17A及17B图系接续第16A及16B图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第18A及18B图系接续第17A及17B图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第19A及19B图系接续第18A及18B图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第20图系接续第19A及19B图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第21A及21B图系接续第20图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第22A及22B图系接续第21A及21B图,其显示用于制造第二具体实施例之半专体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第23A及23B图系接续第22A及22B图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第24A及24B图系接续第23A及23B图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第25A及25B图系接续第24A及24B图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第26A及26B图系接续第25A及25B图,其显示用于制造第二具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括漂浮闸极型电晶体;第27A及27B图系显示用于制造第三具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第28A及28B图系接续第27A及27B图,其显示用于制造第三具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第29A及29B图系接续第28A及28B图,其显示用于制造第三具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第30A及30B图系接续第29A及29B图,其显示用于制造第三具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第31A及31B图系接续第30A及30B图,其显示用于制造第三具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第32A及32B图系接续第31A及31B图,其显示用于制造第三具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第33A及33B图系接续第32A及32B图,其显示用于制造第三具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第34A及34B图系接续第33A及33B图,其显示用于制造第三具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第35A及35B图系接续第34A及34B图,其显示用于制造第三具体实施例之半导体记忆元件之方法之制程顺序的概要截面图,该半导体记忆元件包括掩埋位元线型SONOS电晶体;第36图系为一特性图,其显示研究氮化矽膜之沈积温度与阀値(Vt)移位(因于高温条件下遗留氮化矽膜所造成)间之关系的结果。 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