| 主权项 |
1.一种资料输出驱动器,以线性正比于受致动之N个 上拉控制讯号及N个下拉控制讯号之总数以增加其 输出端驱动强度,其包含: 一上拉驱动单元,具有N个单元上拉驱动器及N个上 拉电阻,根据一上拉资料讯号藉由所选定之上拉控 制讯号上拉驱动该输出端而导通;及 一下拉驱动单元,具有N个单元下拉驱动器及N个下 拉电阻,且该下拉驱动单元根据一下拉资料讯号藉 由所选定之下拉控制讯号下拉驱动该输出端而导 通, 其中,该些N个单元上拉驱动器之每一个具有相同 的驱动强度;该N个上拉电阻系连接于该输出端及 该N个单元上拉驱动器之间;该N个单元下拉驱动器 之每一者皆具有相同的驱动强度,且该N个下拉电 阻连接于该输出端及该N个单元下拉驱动器之间。 2.如申请专利范围第1项所述之资料输出驱动器,其 中该单元上拉驱动器包含: 一第一上拉PMOS电晶体,藉由该上拉控制讯号所导 通,以将一电源供应电压传输至该输出端;及 一第二上拉PMOS电晶体,藉由该上拉控制讯号所导 通,以将该电源供应电压传输至该输出端。 3.如申请专利范围第2项所述之资料输出驱动器,其 中该单元下拉驱动器包含: 一第一下拉NMOS电晶体,藉由该下拉控制讯号所导 通,似将一地电压传输至该输出端,及 一第二下拉NMOS电晶体,藉由该下拉资料讯号所导 通,以将该地电压传输至该输出端。 4.一种资料上拉驱动器,以线性正比于受致动之N个 上拉控制讯号之数目以增加其输出端驱动强度,其 包含: N-L个第一单元上拉驱动器,根据一第一上拉资料讯 号分别藉由N-L个上拉控制讯号上拉驱动该输出端 而导通; L个第二单元下拉驱动器,根据一第二上拉资料讯 号分别藉由L个上拉控制讯号上拉驱动该输出端而 导通;及 N个上拉电阻,连接于该输出端及该N个第一及第二 单元上拉驱动器之间, 其中,该L个上拉控制讯号不包含该N-L个上拉控制 讯号之任一者。 5.如申请专利范围第4项所述之资料上拉驱动器,其 中该第一单元上拉驱动器之每一者皆包含: 一第一上拉PMOS电晶体,藉由该上拉控制讯号之一 者所导通,以将一电源供应电压传输至该输出端; 及 一第二上拉PMOS电晶体,藉由该第一上拉资料讯号 或第二上拉资料讯号所导通,以将该电源供应电压 传输至该输出端。 6.如申请专利范围第5项所述之资料上拉驱动器,其 中该第二单元上拉驱动器之每一个包含: 一第三上拉PMOS电晶体,藉由该上拉控制讯号之一 者所导通,以将该电源供应电压传输至该输出端; 及 一第四上拉PMOS电晶体,藉由该第一上拉资料讯号 或第二上拉资料讯号所导通,以将该电源供应电压 传输至该输出端。 7.一种资料下拉驱动器,以线性正比于受致动之N个 下拉控制讯号之数目以增加其输出端驱动强度,其 包含: N-L个第一单元下拉驱动器,根据一第一下拉资料讯 号分别藉由N-L个下拉控制讯号下拉驱动该输出端 而导通; L个第二单元下拉驱动器,根据一第二下拉资料讯 号分别藉由L个下拉控制讯号下拉驱动该输出端而 导通;及 N个下拉电阻,连接于该输出端及该N个第一及第二 单元下拉驱动器之间, 其中该L个下拉控制讯号不包含该N-L个下拉控制讯 号之任一者。 8.如申请专利范围第7项所述之资料下拉驱动器,其 中该第一单元下拉驱动器之每一者皆包含: 一第一下拉NMOS电晶体,藉由该下拉控制讯号之一 者所导通,用以将一电源供应电压传输至该输出端 ;及 一第二下拉NMOS电晶体,藉由该第一下拉资料讯号 或该第二下拉资料讯号所导通,用以将该电源供应 电压传输至该输出端。 9.如申请专利范围第8项所述之资料一下拉驱动器, 其中该第二单元下拉驱动器之每一者皆包含: 一第三下拉NMOS电晶体,藉由该下拉控制讯号之一 者所导通,用以将该电源供应电压传输至该输出端 ;及 一第四下拉NMOS电晶体,藉由该第一下拉资料讯号 或该第二下拉资料讯号所导通,用以将该电源供应 电压传输至该输出端。 10.一种用于一半导体记忆体装置之上拉驱动器,以 线性正比于受致动之第一至第七上拉控制讯号之 数目增加其输出端驱动强度,其至少包含: 一第一单元上拉驱动器,包含一第一上拉PMOS电晶 体藉由一第一上拉资料讯号所导通,用以将一电源 供应电压传输至该输出端,一第二上拉PMOS电晶体 藉由第一上拉控制讯号所导通,用以将该电源供应 电压传输至该输出端,一第一电阻连接于该输出端 及该第一与第二上拉PMOS电晶体之间; 一第二单元上拉驱动器,包含一第三上拉PMOS电晶 体藉由该第一上拉资料讯号所导通,用以将该电源 供应电压传输至该输出端,一第四上拉PMOS电晶体 藉由该第二上拉控制讯号所导通,用以将该电源供 应电压传输至该输出端,一第二电阻连接于该输出 端及该第三与第四PMOS电晶体之间; 一第三单元上拉驱动器,包含一第五上拉PMOS电晶 体藉由一第二上拉资料讯号所导通,用以将该电源 供应电压传输至该输出端,一第六上拉PMOS电晶体 藉由该第三上拉控制讯号所导通,用以将该电源供 应电压传输至该输出端,一第三电阻连接于该输出 端及该第五与第六上拉PMOS电晶体间; 一第四单元上拉驱动器,包含一第七上拉PMOS电晶 体藉由该第二上拉资料讯号所导通,用以将该电源 供应电压传输至该输出端,一第八上拉PMOS电晶体 藉由该第四上拉控制讯号所导通,用以将该电源供 应电压传输至该输出端,一第四电阻连接于该输出 端及该第七与第八PMOS电晶体之间; 一第五单元上拉驱动器,包含一第九上拉PMOS电晶 体藉由该第二上拉资料讯号所导通,用以将该电源 供应电压传输至该输出端,一第十上拉PMOS电晶体 藉由该第五上拉控制讯号所导通,用以将该电源供 应电压传输至该输出端,一第五电阻连接于该输出 端及该第九与第十上拉PMOS电晶体之间; 一第六单元上拉驱动器,包含一第十一上拉PMOS电 晶体藉由该第二上拉资料讯号所导通,用以将该电 源供应电压传输至该输出端,一第十二上拉PMOS电 晶体藉由该第六上拉控制讯号所导通,用以将该电 源供应电压传输至该输出端,藉由第六电阻连接于 该输出端及该第十一与第十二上拉PMOS电晶体之间 ;及 一第七单元上拉驱动器,包含一第十三上拉PMOS电 晶体藉由该第二上拉资料讯号所导通,用以将该电 源供应电压传输至该输出端,该第十四上拉PMOS电 晶体藉由该上拉控制讯号所导通,用以将该电源供 应电压传输至该输出端,一第七电阻连接于该输出 端及该第十三及第十四上拉PMOS电晶体之间。 11.一种用于一半导体记忆体装置之下拉驱动器,以 线性正比于受致动之第一至第七下拉控制讯号之 数目以减低其输出端驱动强度,其包含: 一第一单元下拉驱动器,包含一第一下拉NMOS电晶 体藉由一第一下拉资料讯号所导通,用以将一电源 供应电压传输至该输出端,一第二下拉NMOS电晶体 藉由该第一下拉控制讯号所导通,用以将该电源供 应电压传输至该输出端,一第一电阻连接于该输出 端及该第一及第二下拉PMOS电晶体之间; 一第二单元下拉驱动器,包含一第三下拉NMOS电晶 体藉由该第一下拉资料讯号所导通,以将该电源供 应电压传输至该输出端,一第四下拉NMOS电晶体藉 由该第二下拉控制讯号所导通,以将该电源供应电 压传输至该输出端,一第二电阻连接于该输出端及 该第三与第四下拉NMOS电晶体之间; 一第三单元下拉驱动器,包含一第五下拉NMOS电晶 体藉由一第二下拉资料讯号所导通,以将该电源供 应电压传输至该输出端,一第六下拉NMOS电晶体藉 由该第三下拉控制讯号所导通,以将该电源供应电 压传输至该输出端:一第三电阻连接于该输出端及 该第五与第六下拉NMOS电晶体之间; 一第四单元下拉驱动器,包含一第七下拉NMOS电晶 体藉由该第二下拉资料一讯号所导通,以将该电源 供应电压传输至该输出端,一第八下拉NMOS电晶体 藉由该第四下拉控制讯号所导通,以将该电源供应 电压传输至该输出端,一第四电阻连接于该输出端 及该第七与第八下拉NMOS电晶体之间; 一第五单元下拉驱动器,包含一第九下拉NMOS电晶 体藉由一第二下拉资料讯号所导通,以将该电源供 应电压传输至该输出端,一第十上拉NMOS电晶体藉 由该第五下拉控制讯号所导通,以将该电源供应电 压传输至该输出端,一第五电阻连接于该输出端及 该第九与第十下拉NMOS电晶体之间; 一第六单元下拉驱动器,包含一第十一NMOS电晶体 、藉由该第二下拉资料讯号所导通,以将该电源供 应电压传输至该输出端,一第十二下拉NMOS电晶体 藉由该第六下拉控制讯号所导通,以将该电源供应 电压传输至该输出端,一第六电阻连接于该输出端 及该第十一与第十二下拉NMOS电晶体之间;及 一第七单元下拉驱动器,包含一第十三下拉NMOS电 品体藉由该第二下拉资料讯号所导通,以将该电源 供应电压传输至该输出端,一第十四下拉NMOS电晶 体藉由该第七下拉控制讯号所导通,以将该电源供 应电压传输至该输出端,一第七电阻连接在该输出 端及该第十三与第十四下拉NMOS电晶体之间。 图式简单说明: 第1图为一晶片组及一传统DDR SDRAM闸之资料介面的 方块图; 第2图为该传统DDR SDRAM中一资料输出驱动器之电路 示意图; 第3图为该传统DDR SDRAM中一进阶资料输出驱动器之 电路示意图; 第4图为本发明中一DDR2 SDRAM中一资料输出单元之 方块图; 第5图为第4图所示本发明一较佳实施例中一资料 输出驱动器之方块图; 第6A图及第6B图分别为本发明较佳实施例中该资料 输出驱动器之一上拉驱动器及一下拉驱动器的方 块图; 第7A图为第6A图中一单元上拉驱动器之电路示意图 ; 第7B图为第6B图中一单元下拉驱动器之电路示意图 ; 第8A图为本发明另一较佳实施例中该资料输出驱 动器之一上拉驱动器的方块图; 第8B图为本发明另一较佳实施例中该资料输出驱 动器之一下拉驱动器的方块图;及 第9A图及第9B图分别为本发明另一实施例中资料输 出驱动器之上拉驱动器及下拉驱动器的电路示意 图。 |
