多处理器数据处理系统

摘要

数字信号处理系统包括多个处理器和内存等一个或多个共享外围设备。其体系结构包括多个总线主控设备，它们连接到各自的总线上。还有一些连接在各自总线上的总线从属设备。一个总线判决模块选择性地将这些总线互连起来，所以当多个总线主控设备访问不同的总线从属设备时不会发生阻塞，而当多个总线主控设备访问同一个总线从属设备时，带宽缺乏就被避免了。这种结构被总线判决法所支持，包括基于中断方式的分层应用法、指定时隙旋转法和循环法等，它们避免了带宽缺乏和总线争夺期间的总线锁定。系统另外还包括高速缓存系统，它允许一个进程按照保存于可更改非易失存储器中的可更改的程序进行实时数字信号处理，程序的部分被临时地上载到本地快速内存当中。

主权项

1.一种多处理器数据处理系统，包含：第一处理器；第二处理器；第一共享资源，它可操作地连接到第一和第二处理器；高速缓存系统，它可操作地连接到第一处理器和第一共享资源，这样信息可以从第一共享资源直接传送到第一处理器，也可以通过高速缓存系统传送；高速缓存控制器，它在需要程序指令之前从可更改非易失程序存储器装载程序指令到高速缓存，这样可以避免需要程序指令的时候发生高速缓存未命中；判决单元，它可以完成第一共享资源和第一第二处理器之间的连接，判决单元分别选择上述处理器，允许它们分别访问第一共享资源，这样第一和第二处理器每个都拥有最大可能的无阻塞带宽；软件指令序列，它在第一处理器中执行，包括高速缓存控制器的指令用于在高速缓存未命中发生前从共享资源预装载信息到高速缓存；第一本地处理器总线，它连接到第一处理器；第二本地处理器总线，它连接到第二处理器；第一和第二本地处理器总线通过判决单元被可操作地连接到存储器总线，第一共享资源被连接到存储器总线；高速缓存通过判决单元连接到存储器总线；以及存储器控制器，它连接到存储器总线，存储器控制器是可操作的用于控制多种要求不同等待状态时长的不同的存储器类型，存储器控制器具有可编程长度的等待状态。