| 主权项 |
1.一种使用由一组至少第一及第二之两个管线阶段、至少一个资料输入介面、及至少一个资料输出介面所构成的管线化计算装置实行运算的方法,该管线阶段含至少一个资料输入介面及至少一个资料输出介面;在该方法中,实行第一与第二运算之资料是输入至该计算装置,其特征在于该第一运算中,至少一个管线阶段的输出资料是储存于记忆体,而在第二运算中,将该储存之资料作为管线阶段的输入资料。2.如申请专利范围第1项之方法,其特征在于该方法为一高基数非Booth重新编码运算方法。3.如申请专利范围第1项之方法,其特征在于该运算分作为第一个次运算与复数个第二次运算,第一次运算的结果储存起来,再运用于复数个第二次运算中。4.如申请专利范围第1项之方法,其特征在于该运算是为乘法运算,其中被乘数乘以一个乘数,于第一管线阶段实行计算该乘数的可能部分乘积,并将可能部分乘积储存于记忆体。5.如申请专利范围第1项之方法,其特征在于该运算是为乘法运算,其中被乘数x乘以数个乘数(i,i=1,...K)以计算共同被乘数(x)的可能部分乘积;当被乘数乘以第一个乘数1时,可能部分乘积储存于记忆体,而储存之可能部分乘积用于乘数(x)与其他乘数(i,i=2,...K)相乘时。6.如申请专利范围第5项之方法,其特征在于该运算至少部分地是以时间差方式实行,将至少一个次运算分为数个部分次运算,并指定每个部分次运算予不同的时间。7.如申请专利范围第1至第6项之任一项之方法,其特征在于该方法系用于视频资讯处理。8.如申请专利范围第1至第6项之任一项之方法,其特征在于一个乘法运算与另一个乘法运算以管线化实行,此另一个乘法运算开始操作于前一个乘法运算结束之前,此前一个乘法运算至少分为第1与第2个次运算,每一个次运算于一个管线阶段中实行,至少有一个次运算是平行实施于一个管线,第二个乘法运算的次运算开始于第一个乘法运算完成之前。9.如申请专利范围第1至第6项之任一项之方法,其特征在于选择资料路径是实行于计算装置,其中对于至少一个资料介面选择于其他至少两个资料介面,以连接该至少一个资料介面与所选择资料介面作为资料选路。10.一种使用由一组至少第一及第二之两个管线阶段、至少一个资料输入介面、及至少一个资料输出介面所构成的管线化计算装置实行运算的系统,该管线阶段含至少一个资料输入介面,及至少一个资料输出介面,而该计算装置还包括第一与第二运算用之资料输入;本系统特征在于包括一个记忆体(21)以储存上述至少一个管线阶段的第一运算输出资料,及一个资料取出器(22)将所储存之资料作为第二运算中管线阶段的输入资料。11.如申请专利范围第10项之系统,其特征在于该计算装置为一高基数非Booth重新编码乘法器。12.如申请专利范围第10项之系统,其特征在于该运算分成为一个实行于第一管线阶段的第一次运算,及复数个实行于其他管线阶段的第二次运算;第一个次运算的计算结果被储存于记忆体(21),而一个资料取出器,其包括一个多工器连接记忆体之输出至其他至少一个管线阶段的输入资料介面,将储存的计算结果使用于上述之复数个第二次运算中。13.如申请专利范围第10项之系统,其特征在于第一管线阶段包括加法器(2)阵列,第二管线阶段包括选择区块(3),第三管线阶段包括压缩阵列(4),及第四管线阶段包括进位预测加法器(5);第一管线阶段的输出资料介面连接至记忆体之输入及至资料取出器之一个输入,记忆体之输出连接至资料取出器之另一个输入,而资料取出器之输出连接至第二管线阶段的资料输入介面。14.如申请专利范围第10项之系统,其特征在于该记忆体包括复数个暂存器,每一个暂存器储存一个値,及包括一个定址单元当于暂存器之一定址时,作为从/至暂存器读/写资料。15.如申请专利范围第10项之系统,其特征在于该记忆体包括复数个暂存器,每一个暂存器储被安排储存一个値,及包括一个多工器用以选择记忆体的输入或暂存器之一的输出,并将选资料储存于第一个暂存器,且第一个暂存器的输出连接至记忆体之输出。16.如申请专利范围第10至第15项之任一项之系统,其特征在于其包括至少一个多工器作为从至少一个第一输出资料介面及一个第二输出资料介面选择至管线阶段(P1,P2,P3,P4)的输入资料介面,此第一输出资料介面是在问题中前一个管线阶段的输出。17.如申请专利范围第10至第15项之任一项之系统,其特征在于其包括视频资讯处理之装置。18.一种使用由一组至少第一及第二之两个管线阶段、至少一个资料输入介面、及至少一个资料输出介面所构成的管线化计算装置实行运算的装置,该管线阶段含至少一个资料输入介面,及至少一个资料输出介面,而该计算装置还包括第一与第二运算用之资料输入;本装置之特征在于包括一个记忆体(21)以储存上述至少一个管线阶段的第一运算输出资料,及一个资料取出器(22)将所储存之资料作为第二运算中管线阶段的输入资料。19.如申请专利范围第18项之装置,其特征在于该计算装置为一高基数非Booth重新编码乘法器。20.如申请专利范围第18项之装置,其特征在于该运算分成为一个实行于第一管线阶段的第一次运算,及复数个实行于其他管线阶段的第二次运算;第一个次运算的计算结果被储存于记忆体(21),而一个资料取出器,其包括一个多工器连接记忆体之输出至其他至少一个管线阶段的输入资料介面,将储存的计算结果使用于上述之复数个第二次运算中。21.如申请专利范围第18项之装置,其特征在于第一管线阶段包括加法器(2)阵列,第二管线阶段包括选择区块(3),第三管线阶段包括压缩阵列(4),及第四管线阶段包括进位预测加法器(5);第一管线阶段的输出资料介面连接至记忆体之输入及至资料取出器之一个输入,记忆体之输出连接至资料取出器之另一个输入,而资料取出器之输出连接至第二管线阶段的资料输入介面。22.如申请专利范围第18项之装置,其特征在于该记忆体包括复数个暂存器,每一个暂存器储存一个値,及包括一个定址单元当于暂存器之一定址时,作为从/至暂存器读/写资料。23.如申请专利范围第18项之装置,其特征在于该记忆体包括复数个暂存器,每一个暂存器储被安排储存一个値,及包括一个多工器用以选择记忆体的输入或暂存器之一的输出,并将选资料储存于第一个暂存器,且第一个暂存器的输出连接至记忆体之输出。24.如申请专利范围第18至第23项之任一项之装置,其特征在于其包括至少一个多工器作为从至少一个第一输出资料介面及一个第二输出资料介面选择至管线阶段(P1,P2,P3,P4)的输入资料介面,此第一输出资料介面是在问题中前一个管线阶段的输出。25.如申请专利范围第18至第23项之任一项之装置,其特征在于其包括视频资讯处理之装置。26.如申请专利范围第18至第23项之任一项之装置,其特征在于一个乘法运算与另一个乘法运算被安排以管线化方式实行;就此,该装置包括管线暂存器位于至少一个管线阶段的输入资料介面,至少一个多工器位于所述至少一个管线阶段的输出,以及控制输入作为控制上述之管线暂存器,使得只有一个管线暂存器是开发于写入资料至所述管线阶段的输入资料介面;上述之乘法运算被分成至少第一与第二次运算,此每一个第一与第二次运算被执行于一个管线阶段,而其中至少一个次运算被安排平行地实行于一管线,其中第二个乘法运算的次运算被安排开始于相应的第一个乘法运算的次运算结束时。27.如申请专利范围第18至第23项之任一项之装置,其特征在于其包括选择资料路径之装置(2,3,4,5),此选择装置包括连接一个资料介面至最少两个其他资料介面之一作为资料选路。28.如申请专利范围第18至第23项之任一项之装置,其特征在于其包括一个无线通讯装置。29.如申请专利范围第18至第23项之任一项之装置,其特征在于其为一积体电路。30.如申请专利范围第18至第23项之任一项之装置,其特征在于其为一计算装置。图式简单说明:图1 基数4 BOOTH重新编码乘法器的标准结构,图2 基数T BOOTH重新编码(T≧8)或非重新编码(T≧4)乘法器的一般结构,图3a 在平行基数T MAC单元结构内之总和区块的实施例,其中总和区块是作为n/t选择部分乘积及回馈与进位项的一般压缩区块,图3b 另一个在平行基数T MAC单元结构内之总和区块的实施例,其中总和区块被实行为分开的压缩阵列,图4 绝对差和的一般结构,其中DS单元作为减法器,XOR(互斥或)闸跟随其后,图5 DS单元的一般结构,图6 绝对差和结构,其中p=1,s=8,n=8,图7 根据本发明第一个有效实施例之计算装置的一般结构简化图,图8 根据本发明第二个有效实施例之复数个乘法/MAC运算之可组态化计算装置的一般结构方块简图,图9 根据本发明的两个同步(13x13)位元倍数累加运算的矩阵向量计算架构的有效实施例,图10a 备有一个在循环mod P模式的暂存记忆体,图10b 备有一个在循环mod P回馈回圈的移动暂存记忆体,图11 根据本发明作为视讯/图像处理多功能架构的结构,图12 AA/DSA单元的实施例,图13 将图6中的SAD结构及图9中的矩阵向量计算架构成为一体的视讯/图像处理多功能架构,图14 根据本发明有效实施例的装置之方块简图。 |
