| 主权项 |
1.一种高压元件的制造方法,包括: 提供一基底; 于该基底中形成一第一导电型掺杂区; 于该基底中形成至少二第二导电型掺杂区,其中该 二第二导电型掺杂区设置于该第一导电型掺杂区 两侧的该基底中,且该第一导电型掺杂区与该二第 二导电型掺杂区之间分别设置有一隔离区; 于该二第二导电型掺杂区之间的基底上形成一闸 极结构;以及 于该闸极结构两侧的该基底中形成一第二导电型 源极区/汲极区。 2.如申请专利范围第1项所述之高压元件的制造方 法,其中该第一导电型掺杂区与该二第二导电型掺 杂区的距离在0.1至3微米之间。 3.如申请专利范围第1项所述之高压元件的制造方 法,其中该第一导电型掺杂区与该二第二导电型掺 杂区的距离为0.5微米。 4.如申请专利范围第1项所述之高压元件的制造方 法,其中该第一导电型掺杂区及该二第二导电型掺 杂区的形成方法包括: 于该基底上形成一第一光阻层; 使用一第一光罩,对该第一光阻层进行曝光,该第 一光罩具有一第一透光区图案; 对该第一光阻层进行显影,以得到图案化之该第一 光阻层; 以图案化之该第一光阻层为罩幕,进行一第一掺杂 制程,形成该第一导电型掺杂区; 去除图案化之该第一光阻层; 于该基底上形成一第二光阻层; 使用一第二光罩,对该第二光阻层进行曝光,该第 二光罩具有一第二透光区图案,该第二光罩的该第 二透光区图案为该第一光罩的第一透光区图案的 反相(Reverse Tone)图案; 对该第二光阻层进行显影,以得到图案化之该第二 光阻层; 以图案化之该第二光阻层为罩幕,进行一第二掺杂 制程,形成该二第二导电型掺杂区;以及 去除图案化之该第二光阻层。 5.如申请专利范围第4项所述之高压元件的制造方 法,其中该第一光罩的该第一透光区图案的边缘向 内缩减一第一距离,且该第二光罩的该第二透光区 图案的边缘向内缩减一第二距离。 6.如申请专利范围第1项所述之高压元件的制造方 法,更包括于该基底中形成一隔离结构,其中: 该闸极结构形成于该隔离结构之间的该基底上;以 及 该第二导电型源极区/汲极区,形成于该隔离结构 外侧之该基底中。 7.如申请专利范围第1项所述之高压元件的制造方 法,其中该第一导电型是P型,该第二导电型是N型。 8.如申请专利范围第l项所述之高压元件的制造方 法,其中该第一导电型是N型,该第二导电型是P型。 9.一种高压元件,包括: 多数个隔离结构,配置于一基底中; 一第一导电型掺杂区,配置于该些隔离结构之间的 该基底中; 至少二第二导电型掺杂区,分别配置于该第一导电 型掺杂区两侧的该基底中; 至少二隔离区,配置于该第一导电型掺杂区与该二 第二导电型掺杂区之间的该基底中; 一闸极结构,配置于该二第二导电型掺杂区之间的 该基底上;以及 一第二导电型源极区/汲极区,配置于该闸极结构 两侧的该基底中。 10.如申请专利范围第9项所述之高压元件,其中该 第一导电型掺杂区与该二第二导电型掺杂区的距 离在0.1至3微米之间。 11.如申请专利范围第9项所述之高压元件,其中该 第一导电型掺杂区与该二第二导电型掺杂区的距 离为0.5微米。 12.如申请专利范围第9项所述之高压元件,其中该 闸极结构设置于该隔离结构之间的该基底上;以及 该第二导电型源极区/汲极区,设置于该隔离结构 外侧之该基底中。 13.如申请专利范围第9项所述之高压元件,其中该 第一导电型是P型,该第二导电型是N型。 14.如申请专利范围第9项所述之高压元件,其中该 第一导电型是N型,该第二导电型是P型。 15.一种半导体元件的制造方法,包括: 提供一基底,该基底区分为一高压元件区与一低压 元件区; 于该低压元件区的该基底中形成一第一导电型井 区,并于该高压元件区的该基底中形成一第一导电 型掺杂区; 于该低压元件区的该基底中形成一第二导电型井 区,并于该高压元件区的该基底中形成至少二第二 导电型掺杂区,其中在该低压元件区中,该第二导 电型井区与该第一导电型井区相邻,在该高压元件 区中,该二第二导电型掺杂区形成于该第一导电型 掺杂区两侧的该基底中,该第一导电型掺杂区与该 二第二导电型掺杂区之间分别设置有一隔离区; 于该高压元件区的该二第二导电型掺杂区之间的 该基底上形成一闸极结构;以及 于该闸极结构两侧的该基底中分别形成一第二导 电型第一源极区/汲极区。 16.如申请专利范围第15项所述之半导体元件的制 造方法,其中该第一导电型掺杂区与该二第二导电 型掺杂区的距离在0.1至3微米之间。 17.如申请专利范围第15项所述之半导体元件的制 造方法,其中该第一导电型掺杂区与该二第二导电 型掺杂区的距离为0.5微米。 l8.如申请专利煎围第15项所述之半导体元件的制 造方法,其中于该低压元件区的该基底中形成该第 一导电型井区,并于该高压元件区的该基底中形成 该第一导电型掺杂区的方法包括: 于该基底上形成一第一光阻层; 使用一第一光罩,对该第一光阻层进行曝光,该第 一光罩具有一第一透光区图案; 对该第一光阻层进行显影,以得到图案化之该第一 光阻层; 以图案化之该第一光阻层为罩幕,进行一第一掺杂 制程,于该低压元件区的该基底中形成该第一导电 型井区,并于该高压元件区的该基底中形成该第一 导电型掺杂区;以及 去除图案化之该第一光阻层。 19.如申请专利范围第18项所述之半导体元件的制 造方法,其中于该低压元件区的该基底中形成该第 二导电型井区,并于该高压元件区的该基底中形成 至少该二第二导电型掺杂区的方法包括: 于该基底上形成一第二光阻层; 使用一第二光罩,对该第二光阻层进行曝光,该第 二光罩具有一第二透光区图案,该第二光罩的该第 二透光区图案为该第一光罩的第一透光区图案的 反相(Reverse Tone)图案; 对该第二光阻层进行显影,以得到图案化之该第二 光阻层; 以图案化之该第二光阻层为罩幕,进行一第二掺杂 制程,于该低压元件区的该基底中形成该第二导电 型井区,并于该高压元件区的该基底中形成至少该 二第二导电型掺杂区;以及 去除图案化之该第二光阻层。 20.如申请专利范围第19项所述之半导体元件的制 造方法,其中该第一光罩在该高压元件区的该第一 透光区图案的边缘向内缩减一第一距离。 21.如申请专利范围第19项所述之半导体元件的制 造方法,其中该第二光罩在该高压元件区的该第二 透光区图案的边缘向内缩减一第二距离。 22.如申请专利范围第15项所述之半导体元件的制 造方法,更包括于该基底中形成多数个隔离结构, 其中: 在该高压元件区中,该闸极结构形成于该些隔离结 构之间的该基底上;以及 该第二导电型第一源极区/汲极区,形成于该些隔 离结构外侧之该基底中。 23.如申请专利范围第15项所述之半导体元件的制 造方法,其中该第一导电型是P型,该第二导电型是N 型。 24.如申请专利范围第15项所述之半导体元件的制 造方法,其中该第一导电型是N型,该第二导电型是P 型。 25.如申请专利范围第15项所述之半导体元件的制 造方法,更包括: 于该第一导电型井区上形成一第一闸极结构,以及 于该第一闸极结构两侧的该基底中形成一第二导 电型第二源极区/汲极区; 于该第二导电型井区上形成一第二闸极结构,以及 于该第二闸极结构两侧的该基底中形成一第一导 电型第三源极区/汲极区。 图式简单说明: 图1A所绘示为习知一种高压元件的剖面示意图。 图1B所绘示为习知另一种高压元件的剖面示意图 。 图2A至图2E是依据本发明一实施例所绘示的一种半 导体元件的制造流程剖面示意图。 图3A所绘示为高压元件区201a的透光区图案未变更 前的光罩207与光罩215剖面示意图。 图3B所绘示为高压元件区201a的透光区图案变更后 的光罩207与光罩215的剖面示意图。 图4A与图4B为分别绘示本发明一实施例的高压元件 的剖面示意图。 |
