| 主权项 |
1.一种管线微处理器中的装置,用于确保该管线微处理器之阶段中指令的同调性,该装置包括:一指令快取管理逻辑,组态成接收对应于一下一指令之一位址,并侦测对应于该下一指令之一记忆页的一部份可否可自由做存取,而无须检查该记忆页该部分中指令的同调性,且若必须检查同调性时,提供该位址;以及同步逻辑,组态成从该指令快取管理逻辑接收该位址,并命令该资料快取管理逻辑检查该记忆页之该部分中指令的同调性,且若该指令与该记忆页该部分不同调,则该同步逻辑单元命令该管线微处理器拖延下一指令的提取,直到该管线微处理器之该阶段已执行所有先前的指令。2.如申请专利范围第1项所述之装置,其中该指令快取管理逻辑对对应于该位址的指令转译后备缓冲器(ITLB)的入口求値,以侦测该记忆页部分是否无法被自由存取。3.如申请专利范围第2项所述之装置,其中上述ITLB的入口对应该记忆页。4.如申请专利范围第3项所述之装置,其中上述ITLB的入口包括复数个部分记忆页所有权位元。5.如申请专利范围第4项所述之装置,其中该复数个部分记忆页所有权位元其中之一对应于该记忆页之该部分。6.如申请专利范围第5项所述之装置,其中其余该复数个部分记忆页所有权位元系对应于该记忆页的其余部分。7.如申请专利范围第5项所述之装置,其中该记忆页之该部分可被自由存取,若该对应于该记忆页之该部分之该部分记忆页所有权位元已被设定。8.如申请专利范围第5项所述之装置,其中上述记忆页之该部分无法自由存取,若该对应于该记忆页之该部分之该部分记忆页所有权位元未被设定。9.如申请专利范围第4项所述之装置,其中该复数个部分记忆页所有权位元包括四个部分记忆页所有权位元,且其中该部分包括该记忆页的四分之一。10.如申请专利范围第1项所述之装置,其中上述资料快取管理逻辑对对应于上述位址的资料转译后备缓冲器(DTLB)的入口求値,以侦测该指令是否与该记忆页的该部分同调。11.如申请专利范围第10项所述之装置,其中上述DTLB的入口对应该记忆页。12.如申请专利范围第11项所述之装置,其中上述DTLB的入口包括复数个部分记忆页所有权位元。13.如申请专利范围第12项所述之装置,其中该复数个部分记忆页所有权位元其中之一对应于该记忆页之该部分。14.如申请专利范围第13项所述之装置,其中其余该复数个部分记忆页所有权位元系对应于该记忆页的其余部分。15.如申请专利范围第13项所述之装置,其中该指令与该记忆页之该部分不同调,若该对应于该记忆页之该部分之该部分记忆页所有权位元已被设定。16.如申请专利范围第13项所述之装置,其中该指令与该记忆页之该部分同调,若该对应于该记忆页之该部分之该部分记忆页所有权位元未被设定。17.一种管线微处理器中的装置,用于确保该管线微处理器之阶段中指令的同调性,该装置包括:一资料快取管理逻辑单元,组态成接收对应一未决之储存指令之一位址,并侦测对应于该储存指令的一记忆页的一部份可否自由做存取,而无须检查该记忆页之该部分中指令的同调性,且若必须检查同调性时,提供该位址;以及同步逻辑,组态成从该指令快取管理逻辑接收该位址,并命令该指令快取管理逻辑检查该记忆页之该部分中指令的同调性,且若该指令与该记忆页该部分不同调,则该同步逻辑命令该管线微处理器清除该管线微处理器的先前阶段。18.如申请专利范围第17项所述之装置,其中上述资料快取管理逻辑对对应于该位址的一指令转译后备缓冲器(DTLB)的入口求値,以侦测该记忆页的该部分是否无法做自由存取。19.如申请专利范围第18项所述之装置,其中该DTLB的入口对应该记忆页。20.如申请专利范围第19项所述之装置,其中该DTLB的入口包括复数个部分记忆页所有权位元。21.如申请专利范围第20项所述之装置,其中该复数个部分记忆页所有权位元其中之一对应于该记忆页之该部分。22.如申请专利范围第21项所述之装置,其中其余该复数个部分记忆页所有权位元系对应于该记忆页的其余部分。23.如申请专利范围第21项所述之装置,其中该记忆页之该部分可被自由存取,若该对应于该记忆页之该部分之该部分记忆页所有权位元已被设定。24.如申请专利范围第21项所述之装置,其中上述记忆页之该部分无法自由存取,若该对应于该记忆页之该部分之该部分记忆页所有权位元未被设定。25.如申请专利范围第20项所述之装置,其中该复数个部分记忆页所有权位元包括四个部分记忆页所有权位元,且其中该部分包括该记忆页的四分之一。26.如申请专利范围第17项所述之装置,其中该指令快取管理逻辑对对应于该位址的一资料转译后备缓冲器(ITLB)的入口求値,以侦测该指令是否与该记忆页的该部分同调。27.如申请专利范围第26项所述之装置,其中上述ITLB的入口对应该记忆页。28.如申请专利范围第27项所述之装置,其中上述ITLB的入口包括复数个部分记忆页所有权位元。29.如申请专利范围第28项所述之装置,其中该复数个部分记忆页所有权位元其中之一对应于该记忆页之该部分。30.如申请专利范围第29项所述之装置,其中其余该复数个部分记忆页所有权位元系对应于该记忆页的其余部分。31.如申请专利范围第29项所述之装置,其中该指令与该记忆页之该部分不同调,若该对应于该记忆页之该部分之该部分记忆页所有权位元已被设定。32.一种管线微处理器的方法,用于确保该管线微处理器之阶段中指令的同调性,该方法包括下列步骤:在一资料快取记忆体中,侦测对应于一未决储存指令之一记忆页的一部分可自由做存取,而无须检查该记忆页该部分中指令的同调性;命令一指令快取记忆体中之逻辑检查该记忆页之该部分中指令的同调性;若该指令不同调,则清除该管线微处理器的先前阶段。33.如申请专利范围第32项所述之方法,其中该侦测步骤包括:对一资料转译后备缓冲器(DTLB)入口做求値,该入口系对应于用于该未决储存指令之一目标位址。34.如申请专利范围第33项所述之方法,其中该DTLB入口对应该记忆页。35.如申请专利范围第33项所述之方法,其中上述DTLB的入口包括复数个部分记忆页所有权位元。36.如申请专利范围第35项所述之方法,其中该复数个部分记忆页所有权位元其中之一对应于该记忆页之该部分。37.如申请专利范围第36项所述之方法,其中其余该复数个部分记忆页所有权位元系对应于该记忆页的其余部分。38.如申请专利范围第37项所述之方法,其中该记忆页之该部分可被自由存取,若该对应于该记忆页之该部分之该部分记忆页所有权位元已被设定。39.如申请专利范围第37项所述之方法,其中上述记忆页之该部分无法自由存取,若该对应于该记忆页之该部分之该部分记忆页所有权位元未被设定。40.如申请专利范围第35项所述之方法,其中该复数个部分记忆页所有权位元包括四个部分记忆页所有权位元,且其中该部分包括该记忆页的四分之一。41.如申请专利范围第32项所述之方法,其中该命令步骤包括:对一指令转译后备缓冲器(ITLB)入口做求値,该入口系对应于用于该未决储存指令之一目标位址。42.如申请专利范围第41项所述之方法,其中该ITLB入口对应于该记忆页。43.如申请专利范围第42项所述之方法,其中上述ITLB的入口包括复数个部分记忆页所有权位元。44.如申请专利范围第43项所述之方法,其中该复数个部分记忆页所有权位元其中之一对应于该记忆页之该部分。45.如申请专利范围第44项所述之方法,其中其余复数个部分记忆页所有权位元系对应于该记忆页的其余部分。46.如申请专利范围第45项所述之方法,其中该指令与该记忆页之该部分不同调,若该对应于该记忆页之该部分之该部分记忆页所有权位元已被设定。图式简单说明:图一为习知技术的方块图,描述现今管线微处理器之一范例阶段。图二为一方块图,描述一现今的技术,该技术系用于侦测微处理器管线中由等待执行或正在执行的储存运算所导致的不同调。图三为一方块图,描述根据本发明之一用于在等待执行或正在执行的储存运算发生时,确保管线指令同调性的微处理器。图四为一方块图,描述在图三之微处理器中之指令快取记忆体以及资料快取记忆体之相互关系。图五为描述本发明之快取管理逻辑的方块图。图六为一表格,描述本发明回应一未决之储存运算的同步动作,以确保管线中指令的同调性。图七为一表格,描述本发明中在提取下一个指令之前的同步动作,以确保管线中指令的同调性。图八为一方块图,描述本发明之快取管理逻辑的另一实施例。图九为一表格,描述本发明运用图八之快取管理逻辑回应一未决之储存运算的同步动作,以确保管线中指令的同调性的另一实施例。图十为一表格,描述本发明运用图八之快取管理逻辑在提取下一个指令之前的同步动作,以确保管线中指令的同调性另一实施例。 |
