| 主权项 |
1.一种晶片电性检测的定位方法,包括:提供一晶片,该晶片上已形成有经电路设计之至少一导电结构,其中该至少一导电结构包括具有一物理位置资料之至少一假缺陷;利用一电性检验装置对该晶片进行该电性检验,而得一逻辑数据结果;以及将该逻辑数据结果与该假缺陷之该物理位置资料进行比对,以修正该电性检验装置。2.如申请专利范围第1项所述之晶片电性检测的定位方法,其中该假缺陷是由该导电结构经一处理而短路或断路所造成。3.如申请专利范围第2项所述之晶片电性检测的定位方法,其中该处理包括使用聚焦离子束(focus ionbeam,FIB)。4.如申请专利范围第1项所述之晶片电性检测的定位方法,其中该导电结构为金属内连线、位元线接触窗、或闸极线。5.一种半导体元件结构的电性缺陷检测方法,包括:提供一晶片,该晶片上已形成经电路设计之一导电结构;对该晶片之该导电结构进行一处理,以于该结构上之一物理位置上制作至少一假缺陷;利用一电性检验装置对该晶片进行一电性检验而得一逻辑数据结果;将该逻辑数据结果与该至少一假缺陷之该物理位置进行比对,以修正该电性检验装置;以及利用修正后之该电性检验装置对该晶片之该导电结构进行检验。6.如申请专利范围第5项所述之半导体元件结构的电性缺陷检测方法,其中该处理包括使用聚焦离子束。7.如申请专利范围第5项所述之半导体元件结构的电性缺陷检测方法,其中制作该至少一假缺陷之方法包括使该物理位置产生短路或断路。8.如申请专利范围第5项所述之半导体元件结构的电性缺陷检测方法,其中该导电结构为金属内连线、位元线接触窗、或闸极线。图式简单说明:图1为假缺陷的制作步骤流程图。图2为依照本发明一第一实施例之晶片电性检测的定位方法之步骤流程图。图3为依照本发明一第二实施例之动态随机存取记忆体的缺陷检测之步骤流程图。 |
