| 主权项 |
1.一种具有非同步静态半导体记忆体界面的动态半导体记忆体,该动态半导体记忆体包含:一用以把一个用于执行恢复运作之内部地产生之恢复要求讯号与一个用于执行作动运作之从外部输入之作动要求讯号作比较且在该恢复要求讯号系在该作动要求讯号之前被产生之情况中用以马上输出一恢复位址输入讯号的第一比较电路;及一用以把一个藉由将该恢复要求讯号延迟预定之时间来获得之经延迟之恢复要求讯号与该作动要求讯号作比较、在该经延迟之恢复要求讯号系在该作动要求讯号之前被输入之情况中用以输出一恢复执行要求讯号、及在该作动要求讯号系在该经延迟之恢复要求讯号之前被输入之情况中用以输出一作动执行要求讯号的第二比较电路。2.如申请专利范围第1项所述之半导体记忆体,其中,如果该作动要求讯号存在于该恢复要求讯号与该经延迟的恢复要求讯号之间的话,该第一比较电路系在该作动运作被完成之后再次输出该恢复位址输入讯号。3.如申请专利范围第1项所述之半导体记忆体,其中,如果该恢复要求讯号系在该作动运作的选择当中被产生的话,该第一比较电路系在该作动运作被完成之后输出该恢复位址输入讯号。4.如申请专利范围第1项所述之半导体记忆体,其中,如果该恢复要求讯号系在该作动运作的选择当中被产生的话,该第二比较电路在该作动运作被完成之后把该恢复执行要求讯号延迟该预定时间并且输出该恢复执行要求讯号。5.如申请专利范围第1项所述之半导体记忆体,其中,该预定时间是为界定一内部位址所需的时间。图式简单说明:第1图是为一显示本发明之一实施例之半导体记忆体之结构的图示。第2图是为位址用之REF-ACT比较电路的电路图。第3图是为命令用之REF-ACT比较电路的电路图。第4图是为一用于说明在恢复运作系在作动运作之前被执行之情况中在本发明之实施例之半导体记忆体中执行之运作的时序图。第5图是为一用于说明在作动运作系在恢复运作之前被执行之情况中在本发明之实施例之半导体记忆体中执行之运作的时序图。第6图是为一时序图,一作动要求讯号系根据该时序图来在一恢复要求讯号与一经延迟之恢复要求讯号之间被输入。第7图是为显示一伪SRAM类型之习知半导体记忆体之结构的图示。第8图是为一习知REF-ACT比较电路的电路图。第9图是为一用于说明在恢复运作系在作动运作之前被执行之情况中在习知半导体记忆体中执行之运作的时序图。第10图是为一用于说明在作动运作系在恢复运作之前被执行之情况中在习知半导体记忆体中执行之运作的时序图。 |
