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Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Erzeugen eines Synchronisiersignals (PHI) mit zeitlich definierten Signalflankenwechseln, bei der eine Mehrzahl von steuerbaren Signalverzögerungsanordnungen (DLY1, DLY2, ..., DLYn) jeweils einen Schaltungsteil (DLYv) mit variabler Signalverzögerung und einen Schaltungsteil (DLYc) mit konstanter Signalverzögerung aufweist, wobei der ersten steuerbaren Signalverzögerungsanordnung (DLY1) ein Eingangssignal (CLK) zugeführt ist. Sie umfasst weiterhin eine Phasendetektionseinrichtung (PHIdetect) mit zwei Eingängen (B, A) und einem Ausgang (O) und eine Steuerschaltung (CTRL) zum Steuern der Schaltungsteile (DLYv) mit variabler Signalverzögerung. Die Steuerschaltung (CTRL) ist eingangsmäßig mit dem Ausgang (O) der Phasendetektionseinrichtung (PHIdetect) und ausgangsmäßig mit Steuereingängen CTRL-In der Schaltungsteile (DLYv) mit variabler Signalverzögerung verbunden. Das Eingangssignal (CLK) ist weiterhin dem ersten Eingang (B) der Phasendetektionseinrichtung (PHIdetect) zugeführt. Ein Ausgang einer der steuerbaren Signalverzögerungsanordnungen (DLY1; DLY2; ...; DLYn) ist mit dem zweiten Eingang (A) der Phasendetektionseinrichtung (PHIdetect) verbunden. Am Ausgang des Schaltungsteils (DLYv) mit variabler Signalverzögerung von wenigstens einer der steuerbaren Signalverzögerungsanordnungen (DLY1, DLY2, ..., DLYn) ensteht das Synchronisiersignal (PHI).
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