容许断电和过电压的总线保持电路

摘要

介绍了一种CMOS组件的总线保持电路，它不吸引DC电流并容许过电压。当输入电压高于总线保持电路供应电压时，不从输入端吸引泄漏电流。在总线保持电路中使用反馈反相器锁存Vin逻辑电平。当Vin为低时，它使第一开关导通，驱动PMOS开关的栅极为低，使其导通。所述PMOS开关将反馈反相器的电源连接线路连接到Vcc。当Vin升高时所述栅极保持为低，使得保持所述PMOS开关导通。所述第一开关关断，但是所述PMOS开关的栅极保持为低直至Vin超过Vcc。这时，比较器驱动PMOS的栅极至Vin，使得所述PMOS开关关断。仲裁电路选择Vcc和Vin中较高者，以偏置PMOS开关的N阱以及比较器和仲裁电路中的其它PMOS组件。这种偏置确保N阱绝不会正向偏置，从而防止从所述Vin的泄漏。

主权项

1.一种定义输入和输出的CMOS总线保持电路，所述总线保持电路从正电源干线Vcc供电，所述总线保持电路包括：第一反相器，在输入端接收输入信号Vin并在输出端提供其反相信号；仲裁电路，布置为选择性地将Vin和Vcc中正电位更高者连接到伪电源干线即prail；第二反相器，接收所述输出并将其反相信号返回提供到所述输入端，从而锁存或保持Vin的逻辑状态，所述第二反相器定义电源连接；PMOS晶体管，布置为当导通时，把所述电源连接线路连接到Vcc，当关断时，把所述第二反相器从Vcc断开，从而允许所述电源连接线路浮动，并将所述PMOS的N阱连接到所述prail，从而防止了所述PMOS漏极至N阱正向偏置；比较器电路，布置为接收和对比Vin与Vcc，当所述Vin高于Vcc时，提供等于Vin的控制信号，而当Vcc高于Vin时，断开所述控制信号，允许其浮动；以及开关，当Vin为逻辑低时，导通并把所述控制信号拉低，当Vin不是逻辑低时，所述开关关断；其中，所述总线保持电路不吸引DC电流，并且当Vin比Vcc高时，不从Vin吸引泄漏电流。