| 主权项 |
1.一种半导体积体电路装置之制造方法,其特征在于包含:(a)在第一导电型之半导体基板之表面形成多数沟,在前述多数沟之内部形成第一绝缘膜之工序;(b)在前述半导体基板之表面形成比介电常数高于前述第一绝缘膜之第二绝缘膜之工序;(c)在前述第二绝缘膜上形成第一导体片之工序;及(d)在前述第一导体片之两端之区域中,在残留前述第二绝缘膜之状态下,将与前述第一导电型相反之第二导电型之第一杂质导入前述半导体基板之表面之工序者。2.如申请专利范围第1项之半导体积体电路装置之制造方法,其中进一步包含:(e)在前述半导体基板上形成第三绝缘膜之工序;及(f)在前述第三绝缘膜施以异方性蚀刻,在前述第一导体片之侧壁形成侧壁绝缘膜之工序;且在施以前述异方性蚀刻后,以前述第二绝缘膜覆盖前述半导体基板之表面者。3.如申请专利范围第2项之半导体积体电路装置之制造方法,其中形成氧化膜,以作为前述第三绝缘膜者。4.如申请专利范围第2项之半导体积体电路装置之制造方法,其中进一步包含:(g)以残留前述第二绝缘膜之状态,将第二导电型之第二杂质导入夹在前述半导体基板之表面之前述侧壁绝缘膜与前述第一绝缘膜之区域之工序者。5.如申请专利范围第4项之半导体积体电路装置之制造方法,其中进一步包含:(h)除去夹在前述半导体基板之表面之前述侧壁绝缘膜与前述第一绝缘膜之区域之前述第二绝缘膜之工序;及(i)将高融点金属膜沉积于前述半导体基板上,并选择地将矽化物层形成于夹在前述半导体基板之表面之前述侧壁绝缘膜与前述第一绝缘膜之区域之工序者。6.如申请专利范围第1项之半导体积体电路装置之制造方法,其中前述第一导体片系由下层依序叠层矽锗膜及矽膜所构成者。7.一种半导体积体电路装置之制造方法,其特征在于包含:(a)准备在其表面包含第一区域及第二区域之第一导电型之半导体基板之工序;(b)在前述第一及第二区域之半导体基板之表面形成多数沟,在前述多数沟之内部形成第一绝缘膜之工序;(c)在前述第一及第二区域之半导体基板之表面形成比介电常数高于前述第一绝缘膜之第二绝缘膜之工序;(d)在前述第一区域之前述第二绝缘膜上形成第一导体片,在前述第二区域之前述第二绝缘膜上形成第二导体片之工序;(e)在前述第一导体片两端之区域及前述第二导体片两端之区域中,将与前述第一导电型相反之第二导电型之第一杂质导入前述半导体基板之表面之工序;(f)除去至少不包含前述第一导体片之下及前述第二区域之前述第二绝缘膜之工序;(g)在前述半导体基板上沉积高融点金属膜之工序;及(h)在前述第一区域中,选择地将矽化物层形成于夹在前述半导体基板之表面之前述第一导体片与前述第一绝缘膜之区域之工序者。8.如申请专利范围第7项之半导体积体电路装置之制造方法,其中在前述工序(e)~(f)之间,进一步包含:(i)在前述半导体基板上形成第三绝缘膜之工序;及(j)在前述第三绝缘膜施以异方性蚀刻,在前述第一导体片之侧壁形成第一侧壁绝缘膜,在前述第二导体片之侧壁形成第二侧壁绝缘膜之工序者。9.如申请专利范围第8项之半导体积体电路装置之制造方法,其中在前述工序(j)~(f)之间,进一步包含:(k)将第二导电型之第二杂质导入夹在前述半导体基板之表面之前述第一侧壁绝缘膜与前述第一绝缘膜之区域、及夹在前述第二侧壁绝缘膜与前述第一绝缘膜之区域之工序者。10.如申请专利范围第7项之半导体积体电路装置之制造方法,其中在前述工序(b)~(c)之间,进一步包含:(l)在前述第一区域之前述半导体基板之表面形成矽氧化膜之工序;在前述第一区域中,前述第二绝缘膜系介隔着前述矽氧化膜而形成于前述半导体基板上,在前述第二区域中,前述第二绝缘膜不介隔着前述矽氧化膜而形成于前述半导体基板之表面者。11.如申请专利范围第7项之半导体积体电路装置之制造方法,其中前述第一及第二导体片系由下层依序叠层矽锗膜及矽膜所构成者。12.如申请专利范围第7项之半导体积体电路装置之制造方法,其中进一步包含:(m)在前述第一及第二区域沉积第三绝缘膜之工序;(n)在前述第一区域中,在前述第三绝缘膜施以蚀刻,将第一开口形成于夹在前述第一导体片与前述第一绝缘膜之区域之工序;(o)在前述第二区域中,在前述第三绝缘膜施以蚀刻,将第二开口形成于夹在前述第二导体片与前述第一绝缘膜之区域之工序;及(p)在前述第一开口形成第三导体片,在前述第二开口形成第四导体片之工序者。13.如申请专利范围第12项之半导体积体电路装置之制造方法,其中前述第一区域之前述第一导体片与前述第一绝缘膜之距离系大于前述第二区域之前述第二导体片与前述第一绝缘膜之距离者。14.如申请专利范围第13项之半导体积体电路装置之制造方法,其中前述第二开口之一部分系重叠于前述第二区域之前述第一绝缘膜者。15.如申请专利范围第13项之半导体积体电路装置之制造方法,其中前述第一及第三绝缘膜系由矽氧化膜所形成者。16.如申请专利范围第12项之半导体积体电路装置之制造方法,其中前述第三绝缘膜系由下层依序叠层矽氮化膜及矽氧化膜所形成者。17.如申请专利范围第12项之半导体积体电路装置之制造方法,其中前述第三导体片之平面形状系小于前述第四导体片之平面形状者。18.如申请专利范围第12项之半导体积体电路装置之制造方法,其中在前述工序(b)~(c)之间,进一步包含:(l)在前述第一区域之前述半导体基板之表面形成矽氧化膜之工序;在前述第一区域中,前述第二绝缘膜系介隔着前述矽氧化膜而形成于前述半导体基板上,在前述第二区域中,前述第二绝缘膜不介隔着前述矽氧化膜而形成于前述半导体基板之表面者。19.一种半导体积体电路装置之制造方法,其特征在于包含:(a)在第一导电型之半导体基板之表面形成多数沟,在前述多数沟之内部形成第一绝缘膜之工序;(b)在前述半导体基板之表面形成比介电常数高于前述第一绝缘膜之第二绝缘膜之工序;(c)在前述第二绝缘膜上形成第一导体片之工序;(d)为将第一半导体区域形成于前述第一导体片之两端之区域,在残留前述第二绝缘膜之状态下,将与前述第一导电型相反之第二导电型之第一杂质导入前述半导体基板之表面之工序;(e)在前述半导体基板上形成第三绝缘膜之工序;(f)在前述第三及第二绝缘膜施以蚀刻,在前述第一半导体区域上形成开口之工序;及(g)在前述开口内形成第二导体片之工序;且前述工序(f)之蚀刻系包含第一蚀刻,其系以前述第三绝缘膜之蚀刻速度大于前述第二绝缘膜之条件蚀刻前述第三绝缘膜者;及第二蚀刻,其系以异于前述第一蚀刻之条件蚀刻前述第二绝缘膜者。20.如申请专利范围第19项之半导体积体电路装置之制造方法,其中前述第一及第三绝缘膜系由矽氧化膜所形成者。图式简单说明:图1系本发明之一实施形态之半导体积体电路装置之区块图。图2系形成于记忆部之DRAM单元之等效电路。图3系形成于记忆部之SRAM单元之等效电路。图4系表示形成于记忆部之n通道MIS电晶体之半导体基板之要部剖面图。图5系表示形成于逻辑部之n通道MIS电晶体之半导体基板之要部剖面图。图6系表示形成于I/O部之n通道MIS电晶体之半导体基板之要部剖面图。图7系表示构成电容元件之n通道MIS电晶体之半导体基板之要部剖面图。图8系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图9系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图10系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图11系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图12系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图13系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图14系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图15系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图16系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图17系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图18系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图19系表示本发明之一实施形态之半导体积体电路装置之制造方法之半导体基板之要部剖面图。图20系表示本发明之另一实施形态之半导体积体电路装置之半导体基板之要部剖面图。图21系表示本发明之另一实施形态之半导体积体电路装置之半导体基板之要部剖面图。图22系表示形成于本发明之另一实施形态之记忆部之n通道MIS电晶体之半导体基板之要部剖面图。 |
