| 主权项 |
1.一种记忆体元件,可连接于一保护电路,用来消除等离子方法(plasma-induce)所产生电荷招致的损坏,该记忆体元件包括:一记忆体元件排列,包括多个字线;以及多个二极体,每一个该些二极体连接于对应的某一字线和保护电路之间。2.如申请专利范围第1项所述之记忆体元件,其保护电路包括第一部分以及第二部分,第一部分用以释放正电荷,第二部分用以释放负电荷,其中多个二极体包括多个第一二极体和第二二极体,每一个该些第一二极体连接在对应的某一字线和保护电路的第一部分之间,每一个该些第二二极体连接在对应的某一字线和保护电路的第二部分之间。3.如申请专利范围第2项所述之记忆体元件,其中每一个该些第一二极体和每一个该些第二二极体,具有正极和负极,每一个该些第一二极体的正极连接于对应的字线,其负极连接于该保护电路的第一部分;每一个该些第二二极体的负极连接于对应的字线,其正极连接于该保护电路的第二部分。4.如申请专利范围第3项所述之记忆体元件,记忆体元件形成在半导体基板上,每一个该些第一二极体由该半导体基板上的n型井和该n形井里的p型扩散区组成。5.如申请专利范围第4项所述之记忆体元件,其每一个该些第二二极体由位于n型井里之p型井和位于p型井里之n型扩散区域组成。6.如申请专利范围第3项所述之记忆体元件,其记忆体元件形成在半导体基板上,每一个该些第二二极体由位于该半导体基扳里的p型井和位于p型井里的n型扩散区域组成。7.如申请专利范围第1项所述之记忆体元件,其中每一个该些字线包括多个顶层金属条和多个多晶矽段,每一多晶矽段在一跨接区域(strapping area),通过对应的多数个第一金属接触其中之一,连接于对应的顶层金属条。8.如申请专利范围第7项所述之记忆体元件,其中多个二极体形成在该跨接区域,并连接在第一金属接触和保护电路之间。9.一记忆体电路,包括:一记忆体元件,包括一记忆体阵列,该记忆体阵列包括多个字线和多个二极体,每一该些二极体连接于对应的某一字线;以及一保护电路,连接于该二极体,保护该字线免受等离子方法招致的损坏。10.如申请专利范围第9项所述之记忆体电路,其中该保护电路包括一释放正电荷的第一部分和一释放负电荷的第二部分,其中该些多个二极体包括多个第一二极体和多个第二二极体,每一该第一二极体连接于对应的某一字线和该保护电路的第一部分之间,该每一第二二极体连接于对应的某一字线和该保护电路的第二部分之间。11.如申请专利范围第10项所述之记忆体电路,其中每一该些第一二极体和每一该些第二二极体,具有正极和负极,每一该些第一二极体的正极连接于对应的字线,其负极连接于该保护电路的第一部分;每一该些第二二极体的负极连接于对应的字线,其正极连接于该保护电路的第二部分。12.如申请专利范围第11项所述之记忆体电路,其中记忆体元件形成在半导体基板上,每一第一二极体由该半导体基板上的n型井和该n形井里的p型扩散区组成。13.如申请专利范围第12项所述之记忆体电路,其中每一第二二极体由位于n型井提供之p型井和位于p型井里之n型扩散区域组成。14.如申请专利范围第11项所述之记忆体电路,其记忆体元件形成在半导体基板上,每一第二二极体由位于该半导体基板里之p型井和位于p型井里之n型扩散区域组成。15.如申请专利范围第9项所述之记忆体电路,其每一字线包括多个顶层金属条和多个多晶矽段,每一该多晶矽段通过对应的某一第一金属接触连接于对应的位于跨接区域的顶层金属条。16.如申请专利范围第15项所述之记忆体电路,其多个二极体形成在跨接区域,并连接在第一金属接触和保护电路之间。17.如申请专利范围第9项所述之记忆体电路,其保护电路包括:一PMOS电晶体,包括闸极、源极和汲极,其闸极连接于基板,其汲极连接于地,其源极连接于多个二极体中的某一个二极体;以及一NMOS电晶体,包括闸极、源极和汲极,其闸极连接于基板,其汲极连接于地,其源极连接于多个二极体中的其他二极体。18.如申请专利范围第17项所述之记忆体电路,该PMOS电晶体的闸极被连接,接受该记忆体元件的最高可能工作电压,该NMOS电晶体被连接,接受该记忆体元件的最低可能工作电压。19.如申请专利范围第17项所述之记忆体电路,其PMOS电晶体的源极连接于某一二极体的负极,当正电荷积聚在字线上时,该PMOS电晶体导通,释放正电荷。20.如申请专利范围第17项所述之记忆体电路,其NMOS电晶体的源极连接于其他二极体的正极,当负电荷积聚在字线上时,该NMOS电晶体导通,释放负电荷。图式简单说明:图1显示一具有保护元件的传统电路。图2是图1之保护元件的剖面图。图3显示具有跨接字线的传统记忆体元件的部分平面图。图4显示沿图3中线A-A'的传统记忆体元件的剖面图。图5显示与本发明实施例相符合、具有跨接字线之传统记忆体元件的部分平面图。图6是记忆体元件沿图5中直线B-B'的剖面图。图7A是与本发明实施例相符合的保护电路的剖面图。图7B显示图7A之保护电路的等价电路的剖面图。图8显示用来保护图5-6之记忆体元件的保护电路(图7A-7B)的配置。 |
