| 主权项 |
1.一种源信号线驱动器,适用于一记忆体装置,用以驱动耦接至复数快闪记忆体之复数源信号线,包括:复数源信号线驱动单元,每一该源信号驱动单元用以驱动对应之该源信号线,且每一该源信号线连接至两列该等快闪记忆体;其中,每一该源信号驱动单元包括:一栓锁电路,耦接于对应之该源信号线与对应之一反相源信号线之间:一第一电路,当对应之两列该等快闪记忆体中之任一该快闪记忆体要执行程式化时,用以将对应之该反相源信号线拉低至一接地位准;以及一第二电路,当对应之两列该等快闪记忆体中之任一该快闪记忆体要执行程式化时,用以将对应之该源信号线耦接至一共通接点;以及一控制电路,耦接于该共通接点以及一接地线之间,当该等快闪记忆体其中之任一者要执行程式化时,隔绝该共通接点与该接地线,当该等快闪记忆体均不执行程式化时,将该共通接点拉至该接地位准。2.如申请范围第1项所述之源信号线驱动器,其中,该第二电路,具有一第一MOS电晶体,该第一MOS电晶体之两源汲极分别耦接至对应之该源信号线及该共通接点,当对应之两列该等快闪记忆体中之任一该快闪记忆体要执行程式化时,该第一MOS电晶体导通。3.如申请范围第1项所述之源信号线驱动器,其中,该第一电路包括:一第二MOS电晶体,具有分别耦接该接地线及一第一接点之两源汲极,以及耦接一第一字元线之闸极;一第三MOS电晶体,具有分别耦接该接地线及该第一接点之两源汲极,以及耦接一第二字元线之闸极;以及一第四MOS电晶体,具有分别耦接该第一接点及对应之该反相源信号线之两源汲极,以及一闸极,其中,当对应之两列该等快闪记忆体中之任一该快闪记忆体要执行程式化时,该第二及第三MOS电晶体之一者导通,且该第四MOS电晶体导通,以将对应之该反相源信号线拉低至该接地位准。4.如申请范围第3项所述之源信号线驱动器,其中,当对应之两列该等快闪记忆体中之任一该快闪记忆体要执行程式化时,该第一及第二字元线之一者被致能,且该第四MOS电晶体之闸极接收一程式化起始信号。5.如申请范围第4项所述之源信号线驱动器,其中,当对应之两列该等快闪记忆体中之任一该快闪记忆体要执行程式化时,被致能之第一或第二字元线实质上(substantially)为VDD,且该程式化起始信号实质上为VDD。6.如申请范围第4项所述之源信号线驱动器,其中,当对应之两列该等快闪记忆体中之任一该快闪记忆体要执行程式化时,该控制电路接收与该程式化起始信号互为反相之信号。7.如申请范围第2项所述之源信号线驱动器,其中,该控制电路具有一第五MOS电晶体。8.如申请范围第7项所述之源信号线驱动器,其中,该等快闪记忆体其中之任一者要执行程式化时,要执行程式化之该快闪记忆体所对应之该第一MOS电晶体导通,且该第五MOS电晶体关闭。9.如申请范围第7项所述之源信号线驱动器,其中,该等快闪记忆体其中之任一者要执行程式化时,要执行程式化之该快闪记忆体所对应之该第一MOS电晶体之闸极接收实质上为VDD之信号,且该第五MOS电晶体之闸极接收低位准信号。10.如申请范围第7项所述之源信号线驱动器,其中,该等快闪记忆体其中之任一者要执行程式化时,非对应于要执行程式化之该快闪记忆体之该等第一MOS电晶体均关闭,且该第五MOS电晶体关闭。11.如申请范围第7项所述之源信号线驱动器,其中,该等快闪记忆体其中之任一者要执行程式化时,非对应于要执行程式化之该快闪记忆体之该等第一MOS电晶体之闸极均接收低电压位准信号,且该第五MOS电晶体之闸极接收低位准信号。12.如申请范围第7项所述之源信号线驱动器,其中,当该等快闪记忆体均不执行程式化时,该等第一MOS电晶体及该第五MOS电晶体均导通。13.如申请范围第7项所述之源信号线驱动器,其中,当该等快闪记忆体均不执行程式化时,该等第一MOS电晶体及该第五MOS电晶体之闸极均接收实质上为VDD之信号。14.如申请范围第1项所述之源信号线驱动器,其中,当该等快闪记忆体其中之任一者要执行程式化时,该第一电路接收一程式化起始信号,且该控制电路接收与该程式化起始信号互为反相之信号,使得该控制电路隔绝该共通接点与该接地线。图式简单说明:第1图表示快闪记忆体装置之基本结构。第2图表示快闪记忆体之记忆胞等效示意图。第3图表示习知源信号线驱动器之示意图。第4图表示本发明之快闪记忆体装置示意图。第5图表示本发明之源信号线驱动器架构图。 |
