| 主权项 |
1.一种半导体元件,包括:一半导体基底,该半导体基底上已形成有一主动电路(active circuit)结构;以及一图案化金属层,配置于该主动电路结构上,且该图案化金属层包括一第一图案以及一第二图案,其中该第一图案之厚度与该第二图案之厚度不同,且该第一图案包括一焊垫(bonding pad)结构。2.如申请专利范围第1项所述之半导体元件,其中该图案化金属层包括两层以上之金属复合层。3.如申请专利范围第1项所述之半导体元件,其中该第二图案包括一熔丝(fuse)结构。4.如申请专利范围第1项所述之半导体元件,其中该第一图案系为一焊垫结构,该第二图案系为一熔丝结构,且该焊垫结构之厚度系大于该熔丝结构之厚度。5.如申请专利范围第4项所述之半导体元件,其中该第一图案之厚度系介于0.8微米至1.6微米之间。6.如申请专利范围第4项所述之半导体元件,其中该第二图案之厚度系小于0.8微米。7.如申请专利范围第1项所述之半导体元件,其中该主动电路结构系形成于一低介电常数介电层中。8.一种半导体元件的制造方法,包括:提供一半导体基底,且该半导体基底上已形成有一主动电路结构(active circuit);以及于该主动电路结构上形成一图案化金属层,且该图案化金属层具有一第一图案以及一第二图案,其中该第一图案之厚度与该第二图案之厚度不同,且该第一图案包括一焊垫(bonding pad)结构。9.如申请专利范围第8项所述之半导体元件的制造方法,其中形成该图案化金属层之步骤包括:于该主动电路结构上形成一金属层;图案化该金属层,以形成该第一图案以及该第二图案,其中该第一图案之厚度与该第二图案之厚度不同。10.如申请专利范围第9项所述之半导体元件的制造方法,其中图案化该金属层以形成该第一图案以及该第二图案之步骤包括:移除该金属层之一区域的部分厚度,其中该区域系预定形成该第一图案;以及蚀刻该金属层,以于该区域形成该第一图案,并于该金属层之其他区域形成该第二图案。11.如申请专利范围第8项所述之半导体元件的制造方法,其中形成该图案化金属层之步骤包括:于该主动电路结构上形成一金属层;图案化该金属层,以形成该第一图案以及该第二图案;以及于该第一图案上形成另一金属层,以使该第一图案之厚度与该第二图案之厚度不相同。12.如申请专利范围第8项所述之半导体元件的制造方法,其中该第二图案包括一熔丝结构,且该焊垫结构之厚度系大于该熔丝结构之厚度。13.如申请专利范围第12项所述之半导体元件的制造方法,其中该焊垫结构之厚度系介于0.8微米至1.6微米之间。14.如申请专利范围第12项所述之半导体元件的制造方法,其中该熔丝结构之厚度系小于0.8微米。15.一种半导体元件,包括:一半导体基底,该半导体基底上已形成有一主动电路(active circuit)结构,其中该主动电路结构系形成于一低介电常数介电层中;以及一焊垫(bonding pad)结构以及一熔丝(fuse)结构,配置于该主动电路(active circuit)结构上方,其中该焊垫结构以及该熔丝结构之厚度不相同。16.如申请专利范围第15项所述之半导体元件,其中该焊垫结构之厚度系大于该熔丝结构之厚度。17.如申请专利范围第15项所述之半导体元件,其中该焊垫结构之厚度系介于0.8微米至1.6微米之间。18.如申请专利范围第15项所述之半导体元件,其中该熔丝结构之厚度系小于0.8微米。图式简单说明:图1A至图1D系绘示本发明一较佳实施例的一种半导体元件的制造方法之流程剖面示意图。图2A至图2B绘示为本发明之半导体元件的部分制作流程剖面图。图3绘示为在本发明之一较佳实施例中,图1D所绘示之半导体元件的上视图。图4绘示为本发明之另一实施例中的半导体元件之剖面示意图。 |
