| 摘要 |
一种防止于制造制程中由于充电导致闸极氧化膜破坏、劣化的半导体积体电路。半导体积体电路包括：闸极12，与电晶体之扩散层11绝缘而设置；配线13、14，连接于闸极12；配线15，与配线13平行而邻接；配线16，与配线15连接。闸极12之闸极面积定为G_Area，闸极电容定为G_Cap。又，配线13、14、15、16各面积分别定为MG1_Area、MG2_Area、M1_Area、M2_Area。配线13与配线15之间的寄生电容定为M1_Cap。从面积算出之天线比例R1为，R1＝｛(MG1_Area＋MG2_Area)＋α(M1_Area＋M2_Area)｝／G_Area。α为以G_Cap及M1_Cap之函数决定的参数。此时，以满足R1＜L1(构成闸极氧化膜损害之规定值)之方式，进行配线之布局。 |
