半导体集成电路装置和延迟锁定环装置

摘要

本发明提供了一种DLL电路及半导体集成电路装置。DLL电路(2)包括：延迟电路(21)、(22)，输入分频时钟CLK2，并延迟；相位检测器(23)，对分频时钟和延迟电路(22)的输出的相位差进行检测；计数器(24)，输出使延迟电路(21)、(22)的输出抽头切换的信号；延迟电路(31)、(32)，输入分频时钟CLK2，并延迟；多路复用器(35A)，输入延迟电路(31)、(32)的输出OUTR、OUTF，并输出信号CLKOE；伪多路复用器(36)，输入CLKOE，并具有与多路复用器(4)相同的延迟时间；伪缓冲器(37)，具有与输出缓冲器(5)相同的延迟时间；伪缓冲器(38)，具有与输入缓冲器相同的延迟时间。DLL电路(3)包括：相位检测器(33)，对输入缓冲器的输出CLK1和缓冲器(38)的输出的相位差进行检测；计数器(34)，输出使延迟电路(31)、(32)的输出抽头切换的信号。

主权项

1.一种半导体集成电路装置，其特征在于，该装置具有：第一延迟锁定环电路，该电路包括：·输入缓冲器，其输入时钟信号；·分频电路，其输入从前述输入缓冲器输出的时钟信号，并使前述输入的时钟信号分频、输出；·第一延迟电路，其输入从前述分频电路输出的分频时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述分频时钟信号延迟的信号；·第二延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；·第一相位检测器，其输入从前述分频电路输出的分频时钟信号以及从前述第二延迟电路输出的信号，并对这些信号的相位差进行检测；和·第一计数器，用于接受前述第一相位检测器的输出信号，按照相位的超前、延迟，来改变计数值，并输出用于切换前述第一延迟电路和前述第二延迟电路的输出抽头的抽头选择信号；第二延迟锁定环电路，该电路包括：·第三延迟电路，其输入从前述分频电路输出的分频时钟信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述分频时钟信号延迟的信号；·第四延迟电路，其输入前述第一延迟电路的输出信号，并从在延迟时间相互不同的多个输出抽头中选择的输出抽头输出使前述第一延迟电路的输出信号延迟的信号；·第一多路复用器，其输入前述第三延迟电路的输出信号和前述第四延迟电路的输出信号，并输出由这两个输山信号的各自的上升沿对脉冲的上升沿和下降沿的定时进行规定的、以及由前述两个输出信号的各自的下降沿对下一脉冲的上升沿和下降沿的定时进行规定的信号；·伪第二多路复用器，其输入前述第一多路复用器的输出信号；·伪第一缓冲器，其输入前述伪第二多路复用器的输出信号，并具有与输出缓冲器相同的延迟时间；·伪第二缓冲器，其输入前述伪第一缓冲器的输出信号，并具有与前述输入缓冲器相同的延迟时间；·第二相位检测器，其输入从前述输入缓冲器输出的时钟信号以及从前述伪第二缓冲器输出的信号，并对这些信号的相位差进行检测；和·第二计数器，其接受前述第二相位检测器的输出信号，按照相位的超前、延迟，来改变计数值，并输出用于切换前述第三延迟电路和前述第四延迟电路的输出抽头的抽头选择信号；以及第三多路复用器，其将从前述第一多路复用器输出的信号作为数据输出用时钟信号输入，并从输入的多个数据中选择一个进行输出，前述伪第二多路复用器具有与前述第三多路复用器相同的延迟时间，前述输出缓冲器输入从前述第三多路复用器输出的信号，并将该输出信号作为输出数据从输出端子输出。