| 主权项 |
1.一种读写外部记忆体之架构,适用于积体电路,该 架构耦接一外部记忆体,该架构包括: 一第一滙流排,耦接该外部记忆体,具有n位元之资 料宽度; 一第一缓冲单元,该第一缓冲单元具有k个第一缓 冲器,该些第一缓冲器个别地具有n位元之资料宽 度,该k个第一缓冲器之其中之一第一缓冲器藉由 该第一滙流排耦接该外部记忆体,其余该些第一缓 冲器依序串接在其后,其中,k系为整数,且k>0; 一第二缓冲单元,该第二缓冲单元具有一第二缓冲 器,该第二缓冲器具有k乘以n位元之资料宽度,该第 二缓冲器耦接所有之第一缓冲器; 一第二滙流排,藉由该第二缓冲器提供k乘以n位元 之资料宽度,可组成具有k乘以n位元之资料宽度之 该第二滙流排; 一输出单元,该输出单元耦接该第二缓冲单元,具 有一多工器;以及, 一控制单元,该控制单元耦接该输出单元、该第二 滙流排与该外部记忆体,该控制单元藉由该第二滙 流与至少一控制信号读写该外部记忆体。 2.如申请专利范围第1项所述之读写外部记忆体之 架构,其中,当该控制晶片自该外部记忆体读取p乘 以n位元资料时,第一笔n位元资料存入第一个第一 缓冲器。 3.如申请专利范围第2项所述之读写外部记忆体之 架构,于第一笔n位元资料存入第一个第一缓冲器 后,接着,该第一笔n位元资料被传入第二个第一缓 冲器,第二笔n位元资料则传入第一个第一缓冲器, 其余的资料可用相同方式依序传递至串接之该些 第一缓冲器中。 4.如申请专利范围第2项所述之读写外部记忆体之 架构,其中,该p乘以n位元资料系于p个第一时钟周 期内,分别存入该些第一缓冲器中。 5.如申请专利范围第4项所述之读写外部记忆体之 架构,其中,于该p乘以n位元资料存入对应之p个第 一缓冲器后,将该p个第一缓冲器内之资料转存至 该第二缓冲器内。 6.如申请专利范围第5项所述之读写外部记忆体之 架构,其中,该p个第一缓冲器内之资料系以并列传 输的方式,一次转存至该第二缓冲器内。 7.如申请专利范围第5项所述之读写外部记忆体之 架构,其中,该控制单元藉由该第二滙流排一次读 入该p乘以n位元资料。 8.如申请专利范围第1项所述之读写外部记忆体之 架构,其中,该外部记忆体可于一时钟周期内,传输p 乘以n位元组之资料量,p系为整数。 9.如申请专利范围第1项所述之读写外部记忆体之 架构,其中,该外部记忆体系为一双倍资料率记忆 体。 10.如申请专利范围第1项所述之读写外部记忆体之 架构,其中,该些第一缓冲器系为复数个暂存器。 11.如申请专利范围第1项所述之读写外部记忆体之 架构,其中,该些第二缓冲器系为复数个暂存器。 12.如申请专利范围第1项所述之读写外部记忆体之 架构,其中,该输出单元更具有一输出缓冲器,该输 出缓冲器耦接该多工器与该外部记忆体。 13.如申请专利范围第12项所述之读写外部记忆体 之架构,其中,该输出缓冲器为一暂存器。 14.如申请专利范围第1项所述之读写外部记忆体之 架构,其中,当该控制晶片将k乘以n位元资料写入该 外部记忆体时,该k乘以n位元资料被存入该第二缓 冲器中。 15.如申请专利范围第14项所述之读写外部记忆体 之架构,其中,该k乘以n位元资料系于一第二时钟周 期内,以并列传输的方式,一次存入第二缓冲器中 。 16.如申请专利范围第15项所述之读写外部记忆体 之架构,其中,该多工器每次由该第二缓冲器中选 择其中n位元资料存入一输出缓冲器,之后,将该输 出缓冲器内之资料输出至该外部记忆体。 图式简单说明: 第1图绘示的是习知控制晶片读写外部记忆体之架 构示意图; 第2图绘示的是习知控制晶片读写外部记忆体之架 构示意图; 第3图绘示的是依照本发明之一较佳实施例之读写 外部记忆体之架构示意图; 第4图绘示的是依照本发明之一较佳实施例之读写 外部记忆体之架构示意图;以及, 第5图绘示的是依照本发明之一较佳实施例之读取 外部记忆体之信号时序图。 |
