| 主权项 |
1.一种记忆体缓冲器,包含: 一第一个再驱动电路,用以由一第一单向连结接收 一第一信号及在一第二单向连结再驱动该第一信 号; 一第二个再驱动电路,用以由一第三单向连结接收 一第二信号及在一第四单向连结上再驱动该第二 信号;以及 一记忆体介面,其被耦合于该第一个再驱动电路。 2.如申请专利范围第1项所述之记忆体缓冲器,其中 该记忆体介面被耦合于该第二个再驱动电路。 3.如申请专利范围第2项所述之记忆体缓冲器,进一 步包含耦合于该第一个再驱动电路与该记忆体介 面间之一解除偏斜电路。 4.如申请专利范围第2项所述之记忆体缓冲器,进一 步包含耦合于该第二个再驱动电路之一型态产生 器。 5.如申请专利范围第4项所述之记忆体缓冲器,进一 步包含一多工器,其具有耦合于该记忆体介面之一 第一输入、耦合于该型态产生器之一第二输入、 及耦合于该第二个再驱动电路之一输出。 6.如申请专利范围第2项所述之记忆体缓冲器,其中 该缓冲器能选择性地使该第一个再驱动电路之记 忆体作业失效。 7.一种记忆体模组,包含: 一第一个再驱动电路,用以由一第一单向连结接收 一第一信号及在一第二单向连结再驱动该第一信 号; 一第二个再驱动电路,用以由一第三单向连结接收 一第二信号及在一第四单向连结上再驱动该第二 信号;以及 一记忆体装置,其被耦合于该第一个再驱动电路。 8.如申请专利范围第7项所述之模组,其中该记忆体 装置被耦合于该第二个再驱动电路。 9.如申请专利范围第8项所述之模组,其中该模组能 选择性地使该第一个再驱动电路之记忆体作业失 效。 10.如申请专利范围第8项所述之模组,进一步包含 一电路板,其中该等再驱动电路与该记忆体装置被 安装于该电路板。 11.如申请专利范围第10项所述之模组,其中该电路 板包含一连接器。 12.如申请专利范围第8项所述之模组,进一步包含 耦合于该第一个再驱动电路与该记忆体介面间之 一解除偏斜电路。 13.如申请专利范围第8项所述之模组,进一步包含 耦合于该第二个再驱动电路之一型态产生器。 14.一种记忆体系统,包含; 一记忆体控制器; 一记忆体模组; 配置来由该控制器传输一信号至该模组之一第一 单向连结;以及 配置来由该模组传输一信号至该控制器之一第二 单向连结; 其中该模组能由该第一单向连结再驱动一信号至 一第三单向连结,以及由一第四单向连结再驱动一 信号至该第二单向连结。 15.如申请专利范围第14项所述之系统,其中该模组 为一第一模组,且进一步包含一第二模组用该等第 三与第四单向连结被耦合于该第一模组。 16.如申请专利范围第15项所述之系统,其中该第二 模组能由该第三单向连结再驱动该信号至一第五 单向连结,及由该第六单向连结再驱动一信号至该 第四单向连结。 17.如申请专利范围第14项所述之系统,其中该模组 能选择性地使由该第一单向连结至该第三单向连 结之再驱动作业失效。 18.如申请专利范围第14项所述之系统,其中该模组 能产生一资料型态以在该第二单向连结上传输。 19.一种记忆体系统,包含: 一记忆体控制器; 一记忆体缓冲器; 配置来由该控制器传输一信号至该模组之一第一 单向连结;以及 配置来由该模组传输一信号至该控制器之一第二 单向连结; 其中该缓冲器能由该第一单向连结再驱动一信号 至一第三单向连结,以及由一第四单向连结再驱动 一信号至该第二单向连结。 20.如申请专利范围第19项所述之系统,其中该缓冲 器为一第一模组,且进一步包含一第二缓冲器用该 等第三与第四单向连结被耦合于该第一缓冲器。 21.如申请专利范围第20项所述之系统,其中该第二 缓冲器能由该第三单向连结再驱动该信号至一第 五单向连结,及由该第六单向连结再驱动一信号至 该第四单向连结。 22.如申请专利范围第19项所述之系统,其中该缓冲 器能选择性地使由该第一单向连结至该第三单向 连结之再驱动作业失效。 23.如申请专利范围第19项所述之系统,其中该缓冲 器能产生一资料型态以在该第二单向连结上传输 。 24.如申请专利范围第19项所述之系统,其中该缓冲 器进一步包含一记忆体介面。 25.一种用于操作记忆体缓冲器之方法,包含下列步 骤: 在一第一单向连结上接收一第一信号; 在一第二单向连结上再驱动一第一信号; 在一第三单向连结上接收一第二信号; 在一第四单向连结上再驱动一第二信号; 耦合来自该第一信号之资料至一记忆体介面。 26.如申请专利范围第25项所述之方法,进一步包含 耦合来自该记忆体介面之资料至该第二信号。 27.如申请专利范围第26项所述之方法,进一步包含 选择性地使再驱动该第一信号失效。 28.如申请专利范围第27项所述之方法,其中选择性 地使再驱动该第一信号失效包含在该记忆体缓冲 器若为一通道之最外面的代理人时不将该第一信 号再驱动。 29.如申请专利范围第26项所述之方法,进一步包含 将来自该第一单向连结之信号解除偏斜。 30.如申请专利范围第26项所述之方法,进一步包含: 产生一资料型态;以及 在回应于该资料型态下产生该第二信号。 31.如申请专利范围第26项所述之方法,进一步包含 用该第二信号上之资料并入来自该记忆体介面之 资料。 32.一种用于操作记忆体模组之方法,包含下列步骤 : 在一第一单向连结上接收一第一信号; 在一第二单向连结上再驱动一第一信号; 在一第三单向连结上接收一第二信号; 在一第四单向连结上再驱动一第二信号; 耦合来自该第一信号之资料至一记忆体装置。 33.如申请专利范围第32项所述之方法,进一步包含 耦合来自该记忆体装置之资料至该第二信号。 34.如申请专利范围第33项所述之方法,进一步包含 选择性地使再驱动该第一信号失效。 35.如申请专利范围第34项所述之方法,其中选择性 地使再驱动该第一信号失效包含在该记忆体模组 若为一通道之最外面的代理人时不将该第一信号 再驱动。 36.如申请专利范围第32项所述之方法,进一步包含 将来自该第一单向连结之信号解除偏斜。 37.如申请专利范围第32项所述之方法,进一步包含: 产生一资料型态;以及 在回应于该资料型态下产生该第二信号。 38.如申请专利范围第32项所述之方法,进一步包含 用该第二信号上之资料并入来自该记忆体装置之 资料。 39.一种用于与记忆体控制器通讯之方法,包含下列 步骤: 在一第一单向连结上由一记忆体控制器传输一第 一信号至一记忆体模组; 选择性地在一第二单向连结上再驱动由该第一记 忆体模组至一第二记忆体模组之该第一信号;以及 在一第三单向连结上传输由该第一记忆体模组至 该记忆体控制器之一第二信号。 40.如申请专利范围第39项所述之方法,其中传输该 第二信号包含在该第三单向连结上再驱动来自一 第四单向连结之一信号。 41.如申请专利范围第39项所述之方法,其中传输该 第二信号包含用来自一记忆体装置之资料并入来 自一第四单向连结之一信号。 42.如申请专利范围第39项所述之方法,进一步包含 产生一资料型态。 43.如申请专利范围第42项所述之方法,其中传输该 第二信号包含在一第二记忆体模组若未被耦合于 该第一记忆体模组时产生回应于该资料型态之该 第二信号。 44.如申请专利范围第39项所述之方法,其中选择性 地再驱动该第一信号包含在一第二记忆体模组若 未被耦合于该第一记忆体模组时不将该第一信号 再驱动。 图式简单说明: 第1图显示习知技艺之RamLink记忆体系统。 第2图显示习知技艺之RamLink介面电路。 第3图显示依据此专利之发明性原理的记忆体介面 系统之一实施例。 第4图显示依据此专利之发明性原理的记忆体模组 之一实施例。 第5图显示依据此专利之发明性原理的记忆体模组 之另一实施例与记忆体缓冲器之一实施例。 第6图显示依据此专利之发明性原理的记忆体系统 、记忆体模组与记忆体缓冲器之额外实施例。 第7图显示依据此专利之发明性原理的记忆体缓冲 器之另一实施例。 第8图显示依据此专利之发明性原理的再驱动电路 之一实施例。 第9图显示依据此专利之发明性原理的I/O胞元之一 实施例。 第10图显示依据此专利之发明性原理的I/O胞元之 另一实施例。 第11图显示依据此专利之发明性原理的I/O胞元之 另一实施例。 第12图显示依据此专利之发明性原理的I/O胞元之 另一实施例。 第13图显示依据此专利之发明性原理的失效接管 电路之一实施例。 第14图显示依据此专利之发明性原理的在一正常 模式操作之一个以上的另一实施例。 第15图显示依据此专利之发明性原理的在一失效 接管模式操作之一个以上的另一实施例。 第16图显示依据此专利之发明性原理的具有位元 通道失效接管能力之记忆体缓冲器的一实施例。 第17图显示依据此专利之发明性原理的具有位元 通道失效接管能力之记忆体控制器的一实施例。 第18图显示依据此专利之发明性原理的用于施作 排列状态型态之方法的实施例。 第19图显示依据此专利之发明性原理的排列型态 产生器之一实施例。 第20至23图显示依据此专利之发明性原理的状态型 态之实施例。 第24图显示依据此专利之发明性原理的记忆体代 理人之一实施例。 第25图显示依据此专利之发明性原理的询讯作业 之实施例。 |
