| 摘要 |
Die vorliegende Erfindung betrifft ein Verfahren zum Testen von Halbleiter-Chips, insbesondere Speicherchips, bei dem in einem eine Testlogik aufweisenden, zu testenden Chip wenigstens ein Testmodus gesetzt wird, die Testmoden im Chip ausgeführt werden und Testergebnisse bzw. der Status der Testmoden aus dem Chip ausgegeben werden, welches die folgenden Schritte umfasst: Bereitstellen eines Chips mit wenigstens einem ersten Registersatz mit einer Mehrzahl von Registern und wenigstens einem zweiten Registersatz mit einer Mehrzahl von Registern, wobei wenigstens ein Register des ersten Registersatzes und wenigstens ein Register des zweiten Registersatzes 1 : 1 logisch miteinander verknüpft sind; Speichern eines ersten seriellen Bitstrangs, dessen Bitfolge wenigstens einem Testmodus zugeordnet werden kann, im ersten Registersatz; Übertragen einer Bitfolge zur Anwendung der logischen Verknüpfung zwischen dem ersten Registersatz und dem zweiten Registersatz auf den im ersten Registersatz gespeicherten ersten Bitstrang; Auslesen der Testergebnisse mittels eines seriellen zweiten Bitstrangs.
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