| 发明名称 | 操作PLL频率合成电路之方法 | ||
| 摘要 | 在一操作PLL频率合成电路的方法中，此电路是处于一激活状态且在一第一数据传输周期(t0-t1)的过程中合成一第一输出频率(Fout1)。此电路是同样地激活并且在稍后的一第二数据传输周期(t2-t3)的过程中合成一不同的第二输出频率(Fout2)。此PLL频率合成电路首先即被重新设计程序至一中间频率，且在一中间时间周期中是由该中间频率(t1-t2)被调整至该第二频率。 | ||
| 申请公布号 | CN1269313C | 申请公布日期 | 2006.08.09 |
| 申请号 | CN02803988.2 | 申请日期 | 2002.01.21 |
| 申请人 | 因芬尼昂技术股份公司 | 发明人 | B·施曼德特 |
| 分类号 | H03L7/18(2006.01) | 主分类号 | H03L7/18(2006.01) |
| 代理机构 | 中国专利代理(香港)有限公司 | 代理人 | 程天正;张志醒 |
| 主权项 | 1.一种操作TDMA/FDMA数据传输装置的PLL频率合成电路的方法，其中-所述PLL频率合成电路(PFD，LF，VCO，DIV)是处于一具有数据传输活动(P1)的激活状态且是在一第一周期(t0-t1)的过程中合成一第一输出频率(Fout1)，-在一接在所述第一周期后的中间周期(t1-t2)的过程中，并无传输活动是由所述TDMA/FDMA数据传输装置所完成，而且-所述PLL频率合成电路(PFD，LF，VCO，DIV)再一次处于一具有数据传输活动(P2)的激活状态，且是在一接在所述中间周期(t1-t2)后的一第二周期(t2-t3)的过程中合成出不同于所述第一输出频率(Fout1)的一第二输出频率(Fout2)，其特征在于所述PLL频率合成电路(PFD，LF，VCO，DIV)在所述第一周期(t0-t1)已过去后，是自所述第一输出频率(Fout1)被重新程序设计而成为一位于一可用频带中的适当位置的稳定基本频率，由其开始，至所述第二输出频率(Fout2)的稳定过程即被实施。 | ||
| 地址 | 德国慕尼黑 | ||