具有预取指令的微处理器及预取至其高速缓存的方法

摘要

本发明涉及一种执行重复预取指令(REP PREFETCH)的微处理器及预取快取线至其高速缓存的方法。该重复预取指令预取多条快取线，其中快取线的数量可于指令中指定。该指令是由Pentium III PREFETCH运算码所指定，运算码前则有REP字符串指令前置码。程序员于ECX缓存器中知道所要预取快取线的计数值，类似于REP字符串指令的重复计数值。第一条快取线的有效地址，则以类似常见PREFETCH指令的方式来指定。若当前预取的快取线的地址未命中TLB，或者当前处理器级缓存器中的当前特权级改变，则停止REPPREFETCH指令的执行。此外，只有在自由响应缓冲器的数量大于一可程序化的门槛值时，才预取一快取线。该预取动作时在比其它需要存取高速缓存或TLB的动作还低的优先权下执行。

主权项

1.一种具有预取指令的微处理器，该预取指令指定一组快取线，以将其从一系统内存预取至该微处理器的一高速缓存中，其特征在于，该微处理器包含：一预取计数缓存器，以储存所余的待预取快取线的一计数；一通用缓存器，耦接至该预取计数缓存器，用以储存该计数的一初始值，该初始值由先于该预取指令执行的一指令加载于该通用缓存器中；一控制逻辑电路，耦接至该预取计数缓存器，用以将该初始值从通用缓存器复制至预取计数缓存器，以响应对该预取指令进行译码的动作；一预取地址缓存器，耦接至该控制逻辑电路，用以储存该组快取线中所要预取的下一条快取线地址；一比较器，耦接至该控制逻辑电路，用以在存取该组快取线之前，判断微处理器中自由响应缓冲器的数量是否大于一门槛值；一仲裁器，耦接至该控制逻辑电路，用以决定在有其它要求者的情形下，该预取指令是否被允许存取该高速缓存；一重新执行缓冲器，耦接至该控制逻辑电路，在该仲裁器不允许该预取指令存取该高速缓存的情况下，用以储存关联于该预取指令的状态；其中，所述的控制逻辑电路是在预取该组快取线前，将该计数的该初始值从通用缓存器复制至预取计数缓存器。