| 主权项 |
1.一种具有可变对映功能之记忆体代理器,其包含: 具有多数个第一线路之一第一链结介面;以及 具有多数个第二线路之一第二链结介面; 其中该记忆体代理器可选择性地对映一或更多该 等第一线路至一或更多该等第二线路。 2.如申请专利范围第1项之记忆体代理器,其中: 该第一链结介面包含一接收链结介面;以及 该第二链结介面包含一传送链结介面。 3.如申请专利范围第1项之记忆体代理器,其中: 该等第一线路包含接收位元线路;以及 该等第二线路包含传送位元线路。 4.如申请专利范围第1项之记忆体代理器,其中该记 忆体代理器可在一线路测试操作期间选择性地对 映一或更多该等第一线路至一或更多该等第二线 路。 5.如申请专利范围第1项之记忆体代理器,其中该记 忆体代理器可依据多数个对映选择性地对映一或 更多该等第一线路至一或更多该等第二线路。 6.如申请专利范围第1项之记忆体代理器,其中该记 忆体代理器可选择性地对映一或更多该等第一线 路至一或更多该等第二线路回应该第一链结介面 上接收之一训练序列。 7.如申请专利范围第6项之记忆体代理器,其中该记 忆体代理器可透过该第二链结介面再传送该训练 序列。 8.如申请专利范围第1项之记忆体代理器,其中该记 忆体代理器包含一记忆体缓冲器。 9.如申请专利范围第1项之记忆体代理器,其中该记 忆体代理器包含一记忆体模组。 10.如申请专利范围第1项之记忆体代理器,其中该 记忆体代理器包含一路回单元。 11.如申请专利范围第10项之记忆体代理器,其中该 路回单元包含一多工器。 12.一种具有可变对映功能之记忆体代理器,其包含 : 具有多数个第一线路之一第一链结介面;以及 具有多数个第二线路之一第二链结介面; 其中该记忆体代理器可: 在具有不同对映指标器之一或更多该等第一线路 上传送训练序列; 回应该等训练序列在一或更多该等第二线路上接 收回复序列;以及 分析该回复序列以监别失败线路。 13.如申请专利范围第12项之记忆体代理器,其中: 该第一链结介面包含一接收链结介面;以及 该第二链结介面包含一传送链结介面。 14.如申请专利范围第12项之记忆体代理器,其中: 该等第一线路包含接收位元线路;以及 该等第二线路包含传送位元线路。 15.如申请专利范围第12项之记忆体代理器,其中该 记忆体代理器可监别一失败的线路为一第一线路 或一第二线路。 16.如申请专利范围第12项之记忆体代理器,其中该 记忆体代理器可在该训练序列中传送测试参数。 17.如申请专利范围第12项之记忆体代理器,其中该 记忆体代理器可在该训练序列中传送电应力图样 。 18.如申请专利范围第12项之记忆体代理器,其中该 记忆体代理器包含一记忆体控制器。 19.一种具有可变对映功能之记忆体代理器处理方 法,其包含: 在一第一多数线路上传送一第一训练序列至一记 忆体代理器; 回应依据一第一对映之该等第一训练序列在一第 二多数线路上从该记忆体代理器传送一第一回复 序列; 在一第三多数线路传送一第二训练序列至该记忆 体代理器;以及 回应依据一第二对映之该等第二训练序列在一第 四多数线路上自该记忆体代理器传送一第二回复 序列。 20.如申请专利范围第19项之方法,其中该等第二多 数线路相同于该第四多数线路。 21.如申请专利范围第20项之方法,其中该线路包含 位元线路。 22.如申请专利范围第19项之方法,其中该等第一回 复序列包含一或更多群组,其实质上相同于一或更 多在该等第一训练序列中之群组。 23.如申请专利范围第19项之方法,其中该等第二回 复序列包含一或更多群组,其实质上相同于一或更 多在该等第二训练序列之群组。 24.如申请专利范围第19项之方法,其中该等第一训 练序列包含一对映指标器。 25.如申请专利范围第19项之方法,其中该等第一训 练序列包含一电应力图样。 26.如申请专利范围第19项之方法,其中该记忆体代 理器包含一记忆体模组。 27.如申请专利范围第19项之方法,其中该记忆体代 理器包含一记忆体缓冲器。 28.一种具有可变对映功能之记忆体系统,其包含: 记忆体代理器,包含: 具有多数个第一线路之一第一链结介面;以及 具有多数个第二线路之一第二链结介面; 其中该记忆体代理器可选择性地对映一或更多该 等第一线路至一或更多该等第二线路;以及 耦接该记忆体代理器之一记忆体控制器。 29.如申请专利范围第28项之记忆体系统,其包含: 该第一链结介面包含一接收链结介面;以及 该第二链结介面包含一传送链结介面。 30.如申请专利范围第28项之记忆体系统,其包含: 该等第一线路包含接收位元线路;以及 该等第二线路包含传送位元线路。 31.如申请专利范围第28项之记忆体系统,其更包含: 耦接至该记忆体代理器之一第二记忆体代理器。 图式简单说明: 第1图绘示一习知Ram链结记忆体系统。 第2图绘示一习知Ram链结仆介面电路。 第3图绘示一依据本发明原则之记忆体介面系统实 施例。 第4图绘示一依据本发明原则之记忆体模组实施例 。 第5图绘示另一依据本发明原则之记忆体模组实施 例及一记忆体缓冲器实施例。 第6图绘示依据本发明原则之另外的记忆体系统、 记忆体模组、记忆体缓冲器之实施例。 第7图绘示另一依据本发明原则之记忆体缓冲器实 施例。 第8图绘示依据本发明原则之重驱电路实施例。 第9图绘示一依据本发明原则之I/O晶胞实施例。 第10图绘示另一依据本发明原则之I/O晶胞实施例 。 第11图绘示另一依据本发明原则之I/O晶胞实施例 。 第12图绘示另一依据本发明原则之I/O晶胞实施例 。 第13图绘示依据本发明原则之一容错电路实施例 。 第14图绘示依据本发明原则之另一容错电路实施 例。 第15图绘示依据本发明原则之在一容错模式下一 容错电路运作之实施例。 第16图绘示依据本发明原则之具有位元线路容错 能力之记忆体缓冲器实施例。 第17图绘示依据本发明原则之具有位元线路容错 能力之记忆体控制器实施例。 第18图绘示依据本发明原则实施交换状态图样之 方法的实施例。 第19图绘示依据本发明原则之一变更图样产生器 之实施例。 第20-23图绘示依据本发明原则之状态图样实施例 。 第24图绘示依据本发明原则之记忆体代理器实施 例。 第25图绘示依据本发明原则之轮询运作实施例。 第26图绘示依据本发明原则之资料累积的一记忆 体模组实施例。 第27图绘示依据本发明原则之资料累积的另一记 忆体模组实施例及一记忆体缓冲器实施例。 第28图绘示依据本发明原则之资料累积的另一记 忆体缓冲器实施例。 第29图绘示依据本发明原则之一讯框实施例。 第30图绘示依据本发明原则之递送一CRC码通过多 重讯框之方式的实施例。 第31图绘示依据许多本发明原则之组合较早之CRC 递送及经分配之CRC码的方法实施例。 第32图绘示依据本发明原则之记忆体代理器实施 例,此例中假定为一记忆体模组或缓冲器。 第33图绘示依据本发明原则之两种可能的位元线 路对映之实施例。 |
