| 主权项 |
1.一种记忆体电路元件应用装置,包括: 一记忆体电路元件脚位组,包括一记忆体电路元件 电源脚位、一记忆体电路元件接地脚位以及多数 个脚位; 一开关装置,包括一第一滙流排、一第二滙流排、 一第三滙流排以及一第一控制线,该第一滙流排耦 接至该记忆体电路元件脚位组,该第一控制线耦接 该记忆体电路元件电源脚位与该记忆体电路元件 接地脚位二者其一,利用该第一控制线讯号决定该 第一滙流排耦接该第二滙流排或该第三滙流排; 一记忆体电路,包括: 一记忆体逻辑电路,用以储存/读取资料;以及 一定址滙流排与资料滙流排长度重新配置电路,包 括一第四滙流排、一第五滙流排以及一第六滙流 排,该第四滙流排耦接至该第三滙流排,该第六滙 流排耦接至该记忆体逻辑电路,依据该第五滙流排 之输入讯号,以决定定址滙流排与资料滙流排长度 配置,并将该第四滙流排送入之讯号,按照该第五 滙流排输入之设定,判定并对记忆体逻辑电路存取 ; 一可程式记忆体电路,包括一第七滙流排、一第二 控制线以及一第八滙流排,该第七滙流排耦接该第 二滙流排,该第二控制线耦接至该记忆体电路元件 电源脚位以及该记忆体电路元件接地脚位二者其 一,该第八滙流排耦接该第五滙流排,利用该第二 控制线讯号,以决定写入状态或输出状态,当写入 状态时,利用该第七滙流排输入之讯号作程式化之 动作,当输出状态时,将程式化后之结果输出,经由 该第八滙流排,送至该定址滙流排与资料滙流排长 度重新配置电路,用以决定该记忆体电路之定址长 度与资料长度;以及 一单向性导通元件整流装置,耦接该记忆体电路元 件电源脚位与该记忆体电路元件接地脚位以接受 一外部电源,并从固定的两端分别固定提供一正电 位及一接地电位以供应内部所有元件之电源。 2.如申请专利范围第1项所述之记忆体电路元件应 用装置,其中耦接该开关装置之该记忆体电路元件 脚位组为除了记忆体电路元件接地脚位与记忆体 电路元件电源脚位除外之脚位。 3.如申请专利范围第1项所述之记忆体电路元件应 用装置,其中该可程式记忆体系为一次程式化记忆 体。 4.如申请专利范围第1项所述之记忆体电路元件应 用装置,其中该可程式记忆体系为快闪记忆体。 5.如申请专利范围第1项所述之记忆体电路元件应 用装置,其中更包括一闩锁器,包括一第九滙流排 以及一第十滙流排,该第九滙流排耦接该第八滙流 排,该第十滙流排耦接至该第五滙流排,用以作该 可程式记忆体与该记忆体电路讯号的同步。 6.一种记忆体电路元件应用装置,包括: 一记忆体电路元件脚位组,包括一记忆体电路元件 电源脚位、一记忆体电路元件接地脚位以及多数 个脚位; 一记忆体电路,包括内部电源线、内部接地线以及 讯号线组; 一开关装置,包括一第一滙流排、一第二滙流排、 一第三滙流排、一第一控制线、一内部电源线以 及一内部接地线,该第一滙流排耦接该记忆体电路 元件脚位组,该第一控制线耦接该记忆体电路元件 电源脚位与该记忆体电路元件接地脚位二者其一, 该记忆体电路之讯号线组至少部分耦接该第二滙 流排,利用控制线讯号,以决定该第一滙流排耦接 该第二滙流排或该第三滙流排; 一可程式记忆体电路,包括一第四滙流排、一第五 滙流排、一第二控制线、一内部电源线以及一内 部接地线,该第四滙流排耦接至该第三滙流排,该 第二控制线耦接该记忆体电路元件电源脚位与该 记忆体电路元件接地脚位二者其一,该记忆体电路 之讯号线组至少部分耦接该第五滙流排,根据该第 二控制线讯号,以决定写入或读取,用以修补该记 忆体电路之缺陷;以及 一单向性导通元件整流装置,包括一电源输入端、 一外部接地端、一内部电源端与一内部接地端,该 电源输入端耦接该记忆体电路元件电源脚位,该外 部接地端耦接该记忆体电路元件接地脚位,该内部 电源端耦接该记忆体电路之内部电源线、该可程 式记忆体电路之内部电源线以及该开关装置之内 部电源线,该内部接地端耦接该记忆体电路之内部 接地线、该可程式记忆体电路之内部接地线以及 该开关装置之内部接地线,用以供应内部所有元件 之电源。 7.如申请专利范围第6项所述之记忆体电路元件应 用装置,其中耦接开关装置之记忆体电路元件脚位 为除了该记忆体电路元件接地脚位与该记忆体电 路元件电源脚位之外之脚位。 8.如申请专利范围第6项所述之记忆体电路元件应 用装置,其中该记忆体电路元件脚位组透过该开关 装置耦接至该记忆体电路时,用该积体电路元件脚 位测试该记忆体电路之缺陷。 9.如申请专利范围第6项所述之记忆体电路元件应 用装置,其中该记忆体电路元件脚位透过该开关装 置耦接至该可程式记忆体时,可用该记忆体电路元 件脚位程式化该可程式记忆体以修补该记忆体电 路之缺陷。 10.如申请专利范围第6项所述之记忆体电路元件应 用装置,其中该可程式记忆体系为一次程式化记忆 体。 11.如申请专利范围第6项所述之记忆体电路元件应 用装置,其中该可程式记忆体系为快闪记忆体。 12.一种记忆体电路元件应用装置,包括: 一记忆体电路元件脚位组,包括多数个脚位; 一开关装置,包括一第一滙流排、一第二滙流排、 一第三滙流排以及一第一控制线,该第一滙流排耦 接至该记忆体电路元件脚位组,该第一控制线耦接 该记忆体电路元件脚位组其中之一,利用该第一控 制线讯号决定该第一滙流排耦接该第二滙流排或 该第三滙流排; 一记忆体电路,包括: 一记忆体逻辑电路,用以储存/读取资料;以及 一定址滙流排与资料滙流排长度重新配置电路,包 括一第四滙流排、一第五滙流排以及一第六滙流 排,该第四滙流排耦接至该第三滙流排,该第六滙 流排耦接至该记忆体逻辑电路,依据该第五滙流排 之输入讯号,以决定定址滙流排与资料滙流排长度 配置,并将该第四滙流排送入之讯号,按照该第五 滙流排输入之设定,判定并对记忆体逻辑电路存取 ;以及 一可程式记忆体电路,包括一第七滙流排、一第二 控制线以及一第八滙流排,该第七滙流排耦接该第 二滙流排,该第二控制线耦接至该记忆体电路元件 脚位组其中之一,该第八滙流排耦接该第五滙流排 ,利用该第二控制线讯号,以决定写入状态或输出 状态,当写入状态时,利用该第七滙流排输入之讯 号作程式化之动作,当输出状态时,将程式化后之 结果输出,经由该第八滙流排,送至该定址滙流排 与资料滙流排长度重新配置电路,用以决定该记忆 体电路之定址长度与资料长度。 13.如申请专利范围第12项所述之记忆体电路元件 应用装置,其中该可程式记忆体系为一次程式化记 忆体。 14.如申请专利范围第12项所述之记忆体电路元件 应用装置,其中该可程式记忆体系为快闪记忆体。 15.如申请专利范围第12项所述之记忆体电路元件 应用装置,其中更包括一闩锁器,包括一第九滙流 排以及一第十滙流排,该第九滙流排耦接该第八滙 流排,该第十滙流排耦接至该第五滙流排,用以作 该可程式记忆体与该记忆体电路讯号的同步。 16.一种记忆体电路元件应用装置,包括: 一记忆体电路元件脚位组,包括多数个脚位; 一记忆体电路,包括讯号线组; 一开关装置,包括一第一滙流排、一第二滙流排、 一第三滙流排、一第一控制线,该第一滙流排耦接 该记忆体电路元件脚位组,该第一控制线耦接该记 忆体电路元件脚位组其中之一,该记忆体电路之讯 号线组至少部分耦接该第二滙流排,利用控制线讯 号,以决定该第一滙流排耦接该第二滙流排或该第 三滙流排;以及 一可程式记忆体电路,包括一第四滙流排、一第五 滙流排、一第二控制线,该第二控制线耦接该记忆 体电路元件脚位组其中之一,该第四滙流排耦接至 该第三滙流排,该记忆体电路之讯号线组至少部分 耦接该第五滙流排,根据该第二控制线讯号,以决 定是否写入,根据写入之资料以修补记忆体电路之 缺陷。 17.如申请专利范围第16项所述之记忆体电路元件 应用装置,其中耦接开关装置之记忆体电路元件脚 位为除了该记忆体电路元件接地脚位与该记忆体 电路元件电源脚位之外之脚位。 18.如申请专利范围第16项所述之记忆体电路元件 应用装置,其中该记忆体电路元件脚位组透过该开 关装置耦接至该记忆体电路时,可用该积体电路元 件脚位测试该记忆体电路之缺陷。 19.如申请专利范围第16项所述之记忆体电路元件 应用装置,其中该记忆体电路元件脚位透过该开关 装置耦接至该可程式记忆体时,可用该记忆体电路 元件脚位程式化该可程式记忆体以修补该记忆体 电路之缺陷。 20.如申请专利范围第16项所述之记忆体电路元件 应用装置,其中该可程式记忆体系为一次程式化记 忆体。 21.如申请专利范围第16项所述之记忆体电路元件 应用装置,其中该可程式记忆体系为快闪记忆体。 图式简单说明: 图1绘示为本发明第一实施例记忆体电路元件应用 装置电路方块图。 图2绘示为本发明第一实施例记忆体电路元件应用 装置另一实施方式电路方块图。 图3绘示为本发明第二实施例记忆体电路元件应用 装置电路方块图。 图4绘示为本发明第三实施例记忆体电路元件应用 装置电路方块图。 图5绘示为本发明第四实施例记忆体电路元件应用 装置电路方块图。 |
