| 主权项 |
1.一种记忆体系统,其包含: 一N记忆体层之堆叠,每个记忆体层包含: 一记忆体晶胞之阵列,每一晶胞耦合至一共用资料 线,以及 一N条输入/输出(I/O)线组,每一条线耦合至共用资 料线, 其中只有一N条I/O线组提供一至共用资料线之电气 通讯路径;以及一组N个电气连接器,其之每一个将 一个别输出节点电气地连接至一个别N条对应I/O线 组,每组对应I/O线由一来自N记忆体层之每一个的I/ O线所构成。 2.如申请专利范围第1项之记忆体系统,其中每个记 忆体层之N条I/O线之一包含一短的订做元件,而每 个记忆体层之剩余N-1条I/O线之每一个包含一原始 的,未修改过的订做元件。 3.如申请专利范围第1项之记忆体系统,其中每层记 忆体层之N条I/O线之一包含一原始的,未修改过的 订做元件,且每层记忆体层之剩余的N-1条I/O线之每 一条包含一断开的订做元件。 4.一种制造记忆体系统之方法,其包含: 接收N层记忆体层,每层记忆体层包含: 一每个耦合至一共用资料线之记忆体晶胞之阵列, 以及 一组每条耦合至共用资料线之N条输入/输出(I/O)线 ; 订做每层记忆体层,如此使得只有每层记忆体层之 一组N条I/O线提供一至共用资料线之电气通讯路径 ; 将N层记忆体层配置入一堆叠中;以及 将一组N个输出节点之每一个电气地连接至一个别 的N条对应I/O线之组中,每组对应I/O线系由一来自N 层记忆体层之每一层之一条I/O线所构成的。 5.如申请专利范围第4项之方法,其中每条I/O线包含 一特征为一相对高电阻之订做元件,且订做一记忆 体层包含将对应于提供至共用资料线之电气通讯 之I/O线之订做元件短路。 6.如申请专利范围第4项之方法,其中每条I/O线包含 一特征为一相对低电阻之订做元件,且订做一记忆 体层包含将所有I/O线之订做元件断开,除了提供至 共用资料线之电气通讯路径之I/O线之外。 7.如申请专利范围第4项之方法,其中每层记忆体层 系于将记忆体层配置于一堆叠中之前加以订做。 8.如申请专利范围第4项之方法,其中每层记忆体层 系于将记忆体层配置于一堆叠中之后加以订做。 9.如申请专利范围第4项之方法,其中每条I/O线包含 一订做元件,且订做每层记忆体层包含在每层记忆 体层上照明一所选的订做元件之子集合以增加通 过所照明之订做元件之电气导通。 10.一种制造记忆体系统之方法,其包含: 接收N层记忆体层,每层记忆体层包含: 一每个耦合至一共用资料线之记忆体晶胞之阵列; 一组每条耦合至共用资料线且包含一个别的订做 元件之N条输入/输出(I/O)线;以及 藉由将一电压加在横跨于一选择的订做元件之子 集合上且加以照明,如此使得只有一组每层记忆体 层之N条I/O线提供一至共用资料线之电气通讯路径 。 图式简单说明: 第1图为一N记忆体层之示意透视图。 第2图为配置成一堆叠之第1图的N记忆体层之示意 前视图,以及一组N个电气连接器,其之每一个将一 个别输出节点电气地连接至一个别的N条对应I/O线 组。 第3图为一记忆体层之方块图,其包括一记忆体元 件阵列以及一组N+1条I/O线,其之每一个藉由一共用 资料线耦合至记忆体元件阵列。 第4图为一制造一记忆体系统之方法之流程图。 第5图为一根据第4图之方法所订做之记忆体层之 示意方块图。 第6图为一制造一记忆体系统之方法之流程图。 第7图为一根据第6图之方法所订做之记忆体层之 示意方块图。 |
