| 主权项 |
1.一种积体电路,包括: 一输入埠,经由该输入埠从外部源接收资料到该积 体电路中; 一可配置逻辑阵列,具有经由储存于该可配置逻辑 阵列中电气式可程式化配置点的配置资料所定义 的可程式化配置; 一记忆体,用以储存该积体电路中任务功能指令及 储存经由该输入埠接收配置资料的配置载入功能 以及储存用于转移该配置资料到该可配置逻辑阵 列中的可程式化配置点的配置载入备份功能;以及 一与该记忆体耦合的处理器核心,用以从该记忆体 中取得并执行指令。 2.如申请专利范围第1项之积体电路,其中该记忆体 包括一非挥发性储存装置。 3.如申请专利范围第1项之积体电路,其中该记忆体 包括一浮动闸极记忆储存装置。 4.如申请专利范围第1项之积体电路,其中该记忆体 包括一唯读记忆储存装置。 5.如申请专利范围第1项之积体电路,其中该记忆体 包括一第一非挥发性储存装置用于该配置载入功 能以及一第二储存装置用于该任务功能指令。 6.如申请专利范围第1项之积体电路,其中该记忆体 包括一第一可程式化、非挥发性储存装置用于该 配置载入功能以及一第二储存装置用于该任务功 能指令。 7.如申请专利范围第1项之积体电路,更包括一与该 处理器核心耦合的看门狗计时器,其中该配置载入 功能包括使用该看门狗计时器因应错误而产生一 重置以及根据该重置重新执行该配置载入功能。 8.如申请专利范围第1项之积体电路,其中该配置载 入功能包括经由在该积体电路上的该输入埠接收 加密的配置资料以及将该配置资料进行解密。 9.如申请专利范围第1项之积体电路,其中该配置载 入功能包括经由在该积体电路上的该输入埠接收 压缩的配置资料以及将该配置资料进行解压缩。 10.如申请专利范围第1项之积体电路,其中该电气 式可程式化配置点包括浮动闸极记忆胞。 11.如申请专利范围第1项之积体电路,其中该电气 式可程式化配置点包括非挥发性、可电荷程式化 记忆胞。 12.如申请专利范围第1项之积体电路,其中该电气 式可程式化配置点包括非挥发性、可程式化记忆 胞。 13.如申请专利范围第1项之积体电路,更包括一介 面介于该处理器核心与该可配置逻辑阵列之间以 支援该配置载入功能。 14.如申请专利范围第1项之积体电路,其中该记忆 体储存一内电路程式化功能以写入或修改该配置 载入功能。 15.如申请专利范围第1项之积体电路,其中该记忆 体包括一受保护的第一记忆阵列储存第一配置载 入功能以及一第二记忆阵列储存一第二配置载入 功能,其中,该第一记忆阵列被保护免于经由一内 电路程式化功能而改变,以及该第二记忆阵列可经 由该内电路程式化功能而被覆写或修改。 16.如申请专利范围第1项之积体电路,其中该处理 器核心包括配置该可配置逻辑阵列以执行该指令 。 17.一种提供在载入配置资料到积体电路期间错误 回复的方法,该积体电路包括一处理器核心、一具 有配置点以储存该配置资料的可配置逻辑阵列、 以及一记忆体用以储存可经由该处理器核心执行 的指令包括用以从外部源载入该配置资料到该积 体电路中的配置载入功能指令,该方法包括下列步 骤: 监控使用该配置载入功能的配置资料的载入以侦 测从远端主机传送该配置资料的延迟;以及 当该延迟超出一到期値时,重新启动该配置载入功 能。 18.如申请专利范围第17项之方法,其中该监控步骤 经由使用一在该积体电路上且与该处理器核心耦 合的看门狗计时器执行。 19.一种配置积体电路的方法,该积体电路包括一处 理器核心、一可配置逻辑阵列具有可经由储存在 该可配置逻辑阵列中的电气式可程式化配置点的 配置资料所定义的可程式化配置、以及一记忆体 用以储存可经由该处理器核心执行的指令,该方法 包括下列步骤: 将该积体电路的任务功能指令储存于该记忆体的 第一记亿阵列中; 将用于从外部源接收该配置资料到该积体电路中 的配置载入功能储存于该记忆体的第二记忆阵列 中;以及 将用于转移该配置资料到该可配置逻辑阵列中的 该可程式化配置点的配置载入备份功能储存于该 记忆体的第三记忆阵列中。 20.如申请专利范围第19项之方法,其中该记忆体包 括一非挥发性储存装置。 21.如申请专利范围第19项之方法,其中该记忆体包 括一浮动闸极记忆储存装置。 22.如申请专利范围第19项之方法,其中该记忆体包 括一唯读记忆储存装置。 23.如申请专利范围第19项之方法,其中该记忆体的 该第二记忆阵列包括一第一非挥发性储存装置用 于该配置载入功能,以及该记忆体的该第一记忆阵 列包括一异于该第一非挥发性储存装置的第二储 存装置用于该任务功能指令。 24.如申请专利范围第19项之方法,其中该记忆体的 该第二记忆阵列包括一第一可程式化、非挥发性 储存装置用于该配置载入功能,以及该记忆体的该 第一记忆阵列包括一异于该第一非挥发性储存装 置的第二储存装置用于该任务功能指令。 25.如申请专利范围第19项之方法,其中该配置载入 功能包括经由在该积体电路上的输入埠接收加密 的配置资料以及将该配置资料进行解密。 26.如申请专利范围第19项之方法,其中该配置载入 功能包括经由在该积体电路上的该输入埠接收压 缩的配置资料以及将该配置资料进行解压缩。 27.如申请专利范围第19项之方法,其中该电气式可 程式化配置点包括浮动闸极记忆胞。 28.如申请专利范围第19项之方法,其中该电气式可 程式化配置点包括非挥发性、可电荷程式化记忆 胞。 29.如申请专利范围第19项之方法,其中该电气式可 程式化配置点包括非挥发性、可程式化记忆胞。 30.如申请专利范围第19项之方法,更包括: 监控使用该配置载入功能的配置资料的载入以侦 测从远端主机传送该配置资料的延迟;以及 当该延迟超出一到期値时,重新启动该配置载入功 能。 31.如申请专利范围第19项之方法,更包括: 使用一在该积体电路上且与该处理器核心耦合的 看门狗计时器在该配置载入功能期间监控配置资 料的载入以侦测从远端主机传送该配置资料的延 迟;以及 当该延迟超出一到期値时,重新启动该配置载入功 能。 图式简单说明: 图1系根据本发明的系统单晶片积体电路的一个实 施例之简化方块图; 图2系根据本发明的系统单晶片积体电路的另一实 施例之简化方块图; 图3系根据本发明的系统单晶片积体电路的又一实 施例之简化方块图; 图4系根据本发明的系统单晶片积体电路之较详细 的功能示意图; 图5系根据本发明在晶片上包括配置资料记忆体的 系统单晶片积体电路的一个实施例之功能示意图; 图6系根据本发明在晶片上包括配置资料记忆体的 系统单晶片积体电路的另一实施例之功能示意图; 图7系根据本发明在晶片上包括配置资料记忆体并 支援加密/解密及/或压缩/解压缩的系统单晶片积 体电路的一个实施例之功能示意图;以及 图8系根据本发明所提供系统单晶片积体电路环境 部署的理论图,其中配置资料由远端源提供且系统 单晶片积体电路允许配置载入功能的配置载入,以 建立与远端源的沟通管道。 |
