发明名称 METODO E SISTEMA FLL-PLL FREQUENCY LOCK LOOP-PHASE LOCK LOOP COMPLETAMENTE DIGITALE A BREVISSIMO TEMPO DI BLOCCAGGIO
摘要
申请公布号 ITMI20050138(A1) 申请公布日期 2006.08.01
申请号 IT2005MI00138 申请日期 2005.01.31
申请人 STMICROELECTRONICS S.R.L. 发明人 BURGIO CARMELO
分类号 主分类号
代理机构 代理人
主权项
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