| 主权项 |
1.一种半导体错误分析方法,此方法包括: 接收一个晶圆批次识别码当做一个研究批次识别 码,上述晶圆批次识别码拥有至少一个相应之测试 纪录; 取得至少一个相应于上述研究批次识别码之怀疑 制造因素; 取得一定数目之比较批次识别码,上述比较批次识 别码与上述研究批次识别码被相同之制造机台以 及制程参数所处理,每一个比较批次识别码拥有至 少一个相应之测试纪录; 比较上述研究批次识别码之测试纪录以及上述比 较批次识别码之测试纪录,用以发掘具有上述研究 批次识别码之一个相似错误之上述比较批次识别 码; 为每一个拥有上述相似错误之比较批次识别码计 算一个相似分数;以及 依据具有相次错误之上述比较批次识别码之相似 分数,为每一个上述怀疑制造因素计算一个因果关 系分数。 2.如申请专利范围第1项所述之半导体错误分析方 法,其中上述研究批次识别码由一个使用者、一个 存在于上述系统之一个软体应用系统接收,或透过 一个电脑网路由一个远端电脑系统接收。 3.如申请专利范围第1项所述之半导体错误分析方 法,其中上述怀疑制造因素包含制造机台、制程配 方以及制造作业中之至少一者。 4.如申请专利范围第1项所述之半导体错误分析方 法,其中于上述研究批次识别码之前之比较批次识 别码之数目不少于三个。 5.如申请专利范围第1项所述之半导体错误分析方 法,其中于上述研究批次识别码之后之比较批次识 别码之数目不少于三个。 6.如申请专利范围第1项所述之半导体错误分析方 法,更包括一个步骤,依据上述怀疑制造因素之因 果关系分数排序上述怀疑制造因素。 7.如申请专利范围第6项所述之半导体错误分析方 法,更包括一个步骤,将排序后之上述怀疑制造因 素显示于一个显示装置。 8.如申请专利范围第6项所述之半导体错误分析方 法,更包括一个步骤,将排序后之上述怀疑制造因 素储存于一个储存装置。 9.如申请专利范围第1项所述之半导体错误分析方 法,其中上述测试纪录包含一个晶圆接受度测试( wafer acceptance test, WAT)纪录。 10.如申请专利范围第1项所述之半导体错误分析方 法,其中上述怀疑制造因素藉由检索复数笔品质功 能部署(quality function deployment, QFD)纪录以及测试纪 录而得,每一笔品质功能部署纪录储存一个测试参 数以及上述测试参数与上述怀疑制造因素间之相 关系数,上述测试参数属于一个丛集群,每一笔测 试纪录储存晶圆批次发生错误之测试参数之资讯 。 11.如申请专利范围第1项所述之半导体错误分析方 法,其中上述比较批次识别码藉由检索复数笔批次 处理纪录而得,每一笔批次处理纪录储存晶圆批次 被制造机台依据制程配方处理之资讯。 12.如申请专利范围第1项所述之半导体错误分析方 法,于相似分数计算步骤中,若上述比较批次识别 码与上述研究批次识别码分别拥有不同之错误测 试参数,上述比较批次识别码之上述相似分数由一 个第一公式来计算,上述第一公式为: 其中,PSVi代表第i个WAT参数与制造因素间之相关系 数,n代表PSV之总数目,而SS代表所有PSV之平均値。 13.如申请专利范围第12项所述之半导体错误分析 方法,于相似分数计算步骤中,若上述比较批次识 别码与上述研究批次识别码拥有任何一个相同之 错误测试参数,上述比较批次识别码之上述相似分 数由一个第二公式来计算,上述第二公式为: 其中,PSVi代表第i个WAT参数与制造因素间之相关系 数,n代表PSV之总数目,代表大于1的常数,而SS代表 所有PSV之平均値再乘以。 14.如申请专利范围第13项所述之半导体错误分析 方法,其中于因果关系分数计算步骤中,上述因果 关系分数由一个第三公式来计算,上述第三公式为 : 其中,代表介于0与1之间之事先决定的常数,n1代 表制造因素中之连续错误型态之总数,n2代表制造 因素中之所有相似错误批次之总数,LENi代表第i个 连续错误型态之长度,Wt代表加权値之总合,SSj代表 第j个相似错误批次识别码之相似分数,WSSt代表所 有相似错误批次识别码之加权値总合,WSSj代表第j 个相似错误批次识别码之加权値。 15.如申请专利范围第1项所述之半导体错误分析方 法,其中于因果关系分数计算步骤中,上述因果关 系分数由一个第三公式来计算,上述第三公式为: 其中,代表介于0与1之间之事先决定的常数,n1代 表制造因素中之连续错误型态之总数,n2代表制造 因素中之所有相似错误批次之总数,LENi代表第i个 连续错误型态之长度,Wt代表加权値之总合,SSj代表 第j个相似错误批次识别码之相似分数,WSSt代表所 有相似错误批次识别码之加权値总合,WSSj代表第j 个相似错误批次识别码之加权値。 16.一种电脑可读取储存媒体,用以储存一电脑程式 ,该电脑程式用以载入至一电脑系统中并且使得该 电脑系统执行如申请专利范围第1至15项中任一者 所述之方法。 17.一种半导体错误分析系统,包括: 一个储存装置,用以储存复数笔测试纪录; 一个第一模组,接收一个晶圆批次识别码当做一个 研究批次识别码,上述晶圆批次识别码拥有至少一 个相应之上述测试纪录; 一个第二模组,取得至少一个相应于上述研究批次 识别码之怀疑制造因素;以及 一个第三模组,取得一定数目之比较批次识别码, 上述比较批次识别码与上述研究批次识别码被相 同之制造机台以及制程参数所处理,每一个比较批 次识别码拥有至少一个相应之上述测试纪录,上述 第三模组比较上述研究批次识别码之测试纪录以 及上述比较批次识别码之测试纪录,用以发掘具有 上述研究批次识别码之一个相似错误之上述比较 批次识别码,为每一个拥有上述相似错误之比较批 次识别码计算一个相似分数,上述第三模组依据具 有相似错误之上述比较批次识别码之相似分数,为 每一个上述怀疑制造因素计算一个因果关系分数 。 18.如申请专利范围第17项所述之半导体错误分析 系统,其中上述研究批次识别码由一个使用者、一 个存在于上述系统之一个软体应用系统接收,或透 过一个电脑网路由一个远端电脑系统接收。 19.如申请专利范围第17项所述之半导体错误分析 系统,其中上述怀疑制造因素包含制造机台、制程 配方以及制造作业中之至少一者。 20.如申请专利范围第17项所述之半导体错误分析 系统,其中于上述研究批次识别码之前之比较批次 识别码之数目不少于三个。 21.如申请专利范围第17项所述之半导体错误分析 系统,其中于上述研究批次识别码之后之比较批次 识别码之数目不少于三个。 22.如申请专利范围第17项所述之半导体错误分析 系统,更包括一个第四模组,用以依据上述怀疑制 造因素之因果关系分数排序上述怀疑制造因素。 23.如申请专利范围第22项所述之半导体错误分析 系统,其中排序后之上述怀疑制造因素被显示于一 个显示装置或储存于上述储存装置。 24.如申请专利范围第22项所述之半导体错误分析 系统更包括显示排序后之上述怀疑制造因素之方 法。 25.如申请专利范围第17项所述之半导体错误分析 系统,其中上述测试纪录包含一个晶圆接受度测试 (wafer acceptance test, WAT)纪录。 26.如申请专利范围第17项所述之半导体错误分析 系统,其中上述怀疑制造因素藉由检索复数笔品质 功能部署(quality function deployment, QFD)纪录以及上述 测试纪录而得,每一笔品质功能部着纪录储存一个 测试参数以及上述测试参数与上述怀疑制造因素 间之相关系数,上述测试参数属于一个丛集群,每 一笔测试纪录储存晶圆批次发生错误之测试参数 之资讯。 27.如申请专利范围第17项所述之半导体错误分析 系统,其中上述比较批次识别码藉由检索复数笔批 次处理纪录而得,每一笔批次处理纪录储存晶圆批 次被制造机台依据制程配方处理之资讯。 28.如申请专利范围第17项所述之半导体错误分析 系统,若上述比较批次识别码与上述研究批次识别 码分别拥有不同之错误测试参数,上述比较批次识 别码之上述相似分数由一个第一公式来计算,上述 第一公式为: 其中,PSVi代表第i个WAT参数与制造因素间之相关系 数,n代表PSV之总数目,而SS代表所有PSV之平均値。 29.如申请专利范围第28项所述之半导体错误分析 系统,若上述比较批次识别码与上述研究批次识别 码拥有任何一个相同之错误测试参数,上述比较批 次识别码之上述相似分数由一个第二公式来计算, 上述第二公式为: 其中,PSVi代表第i个WAT参数与制造因素间之相关系 数,n代表PSV之总数目,代表大于1的常数,而SS代表 所有PSV之平均値再乘以。 30.如申请专利范围第29项所述之半导体错误分析 系统,上述因果关系分数由一个第三公式来计算, 上述第三公式为: 其中,代表介于0与1之间之事先决定的常数,n1代 表制造因素中之连续错误型态之总数,n2代表制造 因素中之所有相似错误批次之总数,LENi代表第i个 连续错误型态之长度,Wt代表加权値之总合,SSj代表 第j个相似错误批次识别码之相似分数,WSSt代表所 有相似错误批次识别码之加权値总合,WSSj代表第j 个相似错误批次识别码之加权値。 31.如申请专利范围第17项所述之半导体错误分析 系统,上述因果关系分数由一个第三公式来计算, 上述第三公式为: 其中,代表介于0与1之间之事先决定的常数,n1代 表制造因素中之连续错误型态之总数,n2代表制造 因素中之所有相似错误批次之总数,LENi代表第i个 连续错误型态之长度,Wt代表加权値之总合,SSj代表 第j个相似错误批次识别码之相似分数,WSSt代表所 有相似错误批次识别码之加权値总合,WSSj代表第j 个相似错误批次识别码之加权値。 图式简单说明: 第1图系表示依据本发明实施例之半导体制造错误 分析系统之系统架构图。 第2图系表示数个范例品质功能部署纪录。 第3a、3b、3c-1、3c-2、3d-1与3d-2图系表示本发明实 施例于不同时间之范例比较批次列表。 第4a与4b图系表示本发明实施例之半导体制造错误 分析方法之方法流程图。 第5图系表示依据本发明实施例之半导体错误分析 系统示意图。 第6图系表示本发明实施例之半导体错误分析方法 之储存媒体示意图。 |
