扫描测试设计方法、扫描测试电路、扫描测试电路插入用计算机辅助设计程序、大规模集成电路及携带式数码机器

摘要

在扫描测试电路设计中，在时钟树T的每个最后级元件101f中，使由该最后级元件101f所驱动的多个触发器电路互相串联(102a互相串联、102b互相串联、102c互相串联…)，构成子扫描链。然后，使从时钟树T的时钟供给点S算起的相对级数差最小(即，级数差为一级)的子扫描链互相连接。在使子扫描链互相进一步连接的时候，按从时钟延迟大的触发器电路向时钟延迟小的触发器电路进行数据移入的顺序连接。因此，插入在移位寄存器的数据传输线中、用以保证扫描移位寄存器的移位工作中的保持时间的延迟元件的数量减少，能够控制功耗。

主权项

1.一种扫描测试设计方法，以具有许多扫描触发器电路作为扫描测试电路、相对所述许多扫描触发器电路的时钟端构成有时钟树的半导体集成电路为对象，其特征在于：着眼于位于所述时钟树的最后一级的多个最后级元件，在每个该最后级元件中，使由各个该最后级元件所驱动的多个扫描触发器电路互相串联，构成扫描移位寄存器。