| 主权项 |
1.一种半导体元件,包括: 一闸极结构,置于一半导体基底之一高电压元件区 域上; 至少一扩散区域,形成在该高电压元件区域中,且 横向地邻近于该闸极结构的侧壁; 一蚀刻停止层,置于该闸极结构及该扩散区域之上 ,其中该蚀刻停止层的电阻率大于10ohm-cm;以及 一层间介电层,置于该蚀刻停止层之上,且具有至 少一接触窗,穿过该层间介电层及该蚀刻停止层。 2.如申请专利范围第1项所述之半导体元件,其中该 蚀刻停止层选择自除矽莫耳百分比超过55%之氮氧 化矽外的所有介电材料。 3.如申请专利范围第1项所述之半导体元件,其中该 蚀刻停止层为一氮化矽层。 4.如申请专利范围第1项所述之半导体元件,其中该 蚀刻停止层包括一氧化矽层及一氮化矽层。 5.如申请专利范围第1项所述之半导体元件,其中该 蚀刻停止层为一矽莫耳百分比低于55%之氮氧化矽 层。 6.如申请专利范围第1项所述之半导体元件,其中更 包括一金属矽化物层,置于该扩散区域之上,其中 接触窗穿过该层间介电层及该蚀刻停止层,以露出 该金属矽化物层。 7.如申请专利范围第1项所述之半导体元件,其中更 包括两绝缘区,形成在该半导体基底中,来定义该 高电压元件区域。 8.如申请专利范围第1项所述之半导体元件,其中该 闸极结构包括:一闸极介电层,置于该半导体基底 之上;以及一闸极,置于该闸极介电层之上。 9.如申请专利范围第8项所述之半导体元件,其中该 闸极结构包括:一介电间隙壁,形成在该闸极介电 层及该闸极的侧壁上;以及其中该扩散区域大抵对 位于该介电间隙壁的侧壁外围排列。 10.如申请专利范围第1项所述之半导体元件,其中 该接触窗填满一导电材料以电性连接至该扩散区 域。 11.如申请专利范围第1项所述之半导体元件,其中 该半导体元件为一操作电压超过5V之高电压电晶 体。 12.一种半导体元件之制造方法,包括下列步骤: 提供一半导体基底,具有一高电压元件区域; 形成一闸极结构于该高电压元件区域上; 在该高电压元件区域中形成至少一扩散区域,其中 该扩散区域横向地邻近于该闸极结构的侧壁; 在该闸极结构及该扩散区域上形成一蚀刻停止层, 其中该蚀刻停止层之电阻率大于10ohm-cm; 在该蚀刻停止层上形成一层间介电层;以及 在该层间介电层中形成至少一接触窗,穿过该层间 介电层及该蚀刻停止层。 13.如申请专利范围第12项所述之半导体元件之制 造方法,其中该蚀刻停止层选择自除矽莫耳百分比 超过55%之氮氧化矽外的所有介电材料。 14.如申请专利范围第12项所述之半导体元件之制 造方法,其中该蚀刻停止层为一氮化矽层。 15.如申请专利范围第12项所述之半导体元件之制 造方法,其中该蚀刻停止层包括一氧化矽层及一氮 化矽层。 16.如申请专利范围第12项所述之半导体元件之制 造方法,其中该蚀刻停止层为一矽莫耳百分比低于 55%之氮氧化矽层。 17.如申请专利范围第12项所述之半导体元件之制 造方法,其中更包括:形成该蚀刻停止层之前,在该 扩散区域上形成一金属矽化物层。 18.如申请专利范围第17项所述之半导体元件之制 造方法,其中该接触窗穿过该层间介电层及该蚀刻 停止层,以露出该扩散区域。 19.如申请专利范围第12项所述之半导体元件之制 造方法,其中更包括:在该半导体基底上形成两绝 缘区域,来定义该高电压元件区域。 20.如申请专利范围第12项所述之半导体元件之制 造方法,其中更包括:将该接触窗填满一导电材料, 以电性连接至该扩散区域。 图式简单说明: 第1图为本发明实施例中非对称型NMOS元件之截面 图。 第2图为本发明实施例中非对称型PMOS元件之截面 图。 第3图为本发明实施例中隔离型NMOS元件之截面图 。 第4图为本发明实施例中隔离型PMOS元件之截面图 。 第5图为本发明实施例中对称型PMOS元件之截面图 。 第6图为本发明实施例中非对称型DDDMOS电晶体之截 面图。 第7图为本发明实施例中对称型DDDMOS电晶体之截面 图。 |
